基于Booth算法的低功耗乘法器设计

发布时间：2020-05-08 08:44

【摘要】：在纳米级工艺逐年减小而芯片集成度提高的发展趋势下,集成电路的功耗问题越来越引起设计者的关注。本学位论文选取图像与语音等数字信号处理器、高速数字信号处理器(DSP)和微处理器等各类芯片中的必不可少的算术逻辑模块——乘法器为研究对象。本课题针对乘法器的速度和能耗两大设计要点,并根据改进型Booth算法的快速并行运算以及绝热电路可减小电路动态功耗的特点,提出了一种基于改进型Booth算法的新型绝热乘法器结构。该乘法器结构由CPAL (Complementary Pass-transistor Adiabatic Logic)电路实现,已通过基于电路图的前仿真和基于芯片版图的后仿真验证。随后,在目前的各种功耗减小技术的理论基础上,对90nm以下工艺的乘法器单元电路如1bit全加器、4-2压缩器和4bit超前进位加法器等小型组合电路进行研究,尝试将双阈值、近阈值等技术用于绝热电路中。最后,本文受“以PMOS管为主”的设计思路启发,提出了一种新型逻辑(命名为2P-2P2N)的超低功耗电路。本课题将主要研究基于Booth算法的低功耗乘法器的电路设计,本文主要包括以下几个部分: 1、介绍了本课题所涉及到的理论基础及设计工具,分四大块内容:改进型Booth算法、能量回收型电路(即绝热电路)、漏功耗减小技术和课题所用到的IC设计工具介绍。 2、介绍了基于改进型Booth算法的四相CPAL绝热逻辑乘法器的设计。不仅提出了同样适用于其他绝热逻辑的改进型Booth乘法器的电路结构,还详细描述了乘法器的时序以及基于CPAL电路的单元电路设计。并且也提出了一套针对CPAL电路的晶体管最佳尺寸的选取方法。最后,用TSMC0.18μm工艺分别实现基于CPAL和静态互补CMOS逻辑的改进型Booth乘法器,并分别进行前仿真功能验证和能耗比较。最后,绘制出两种逻辑实现的改进型Booth乘法器版图,并进行后仿真功能验证和能耗比较。 3、介绍了将近阈值技术运用于CPAL绝热电路的设计中,以达到大幅度减小绝热电路的总功耗的目的。并研究CPAL电路在接近阈值电压的低工作电压下的各种电路性能,选取最优的低电压,使CPAL电路逻辑功能正确且总功耗又最小。最后,以4-2压缩器为例进行验证。 4、介绍了将双阈值技术运用于CPAL绝热电路的设计中,以达到减小绝热电路的漏功耗的目的。依据双阈值技术理论,找出CPAL电路中的关键及非关键路径,并研究采用两种不同阈值的晶体管的CPAL电路性能。最后,以1bit全加器为例进行验证。 5、介绍了一种新型的绝热电路,根据“PMOS管与NMOS管的逻辑特性对偶”,以及PMOS管比NMOS管栅漏电流更小的特性,提出了一种新型绝热逻辑2P-2P2N超低功耗电路。最后,用这种新的逻辑实现了组合电路中的4-bit超前进位加法器电路和时序电路中的D触发的设计。
【图文】：

改进型Booth算法,乘法,乘数,算法

乘数:乘数：图2.1 传统的乘法算法与改进型Booth 算法Fig. 2.1 Conventiona l multiplicative algorith mand modified Booth algorith m

版图,乘法器,编码器,缓冲器

X7图3.14 基于CPAL 的8×8-bit Booth 乘法器的总版图Fig. 3.14 The layout of an 8×8-bit booth multiplier based on CPALA. Booth 编码器由图 3.14 中所示的总绝热乘法器版图可知，一个 Booth 编码器后接一串同步时序的缓冲器链，而它紧接着的是一个基本缓冲器门电路。依前述的优化原则，可将 Booth 编码器里的每个单元电路中的 W1 取为 6λ。Booth 编码器的版图如图 3.15 所示，图中用虚线围起来的五个部分分别标有 0X，，+2X，-2X，-1X 和+1X
【学位授予单位】：宁波大学
【学位级别】：硕士
【学位授予年份】：2011
【分类号】：TP332.22

【参考文献】