高吞吐率单双精度可配置浮点乘累加器的设计与实现

发布时间：2020-05-10 12:35

【摘要】：三维图像和信号处理等多媒体应用的到来对于浮点单元的性能要求越来越高,而在浮点运算中,加法和乘法占了绝大部分,所以设计一个高性能的将加法和乘法融为一体的浮点乘累加器就显得非常的必要。而且单精度和双精度的浮点乘累加器的实现结构类似,有很多功能单元可以复用,为了提高硬件资源的利用率,本文以设计与实现一个高吞吐率的单双精度可配置的浮点乘累加器为研究内容。本文采用8级流水线结构以达到高吞吐率的研究目标,单周期完成一次累加操作,每周期可完成一个双精度或两个并行的单精度浮点操作。为了最大限度的提高乘累加器的吞吐率,本文采用一系列的优化算法,包括改进的Booth编码(部分积产生)、华莱士树(部分积压缩)、指数自对齐(以便将累加循环操作中的部分指数对齐操作移到循环之外)、进位保留形式输出累加循环结果,以及溢出预测、前导零预测、sparse-tree等,并且将标准化操作移到了累加循环之外,从而只有在累加循环结束之后才进行标准化操作。对于只有双精度浮点乘累加运算才需要的流水线级采用门控时钟控制,这样既可提高单精度浮点乘累加运算的吞吐率,又可减少不必要的功耗。最终在SMIC 65nm CMOS标准工艺下,七层金属,1.08V、125℃的环境中,物理设计的结果显示,该乘累加器的工作频率可达到500 MHz,吞吐率为2 GFlops。
【图文】：

b) 该浮点乘累加器版图的 Physical viewb) Physical view of layout of the proposed FPMAC图 5-9 该浮点乘累加器的版图Fig. 5-9 Layout of the proposed FPMAC
【学位授予单位】：上海交通大学
【学位级别】：硕士
【学位授予年份】：2011
【分类号】：TP332

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本文编号：2657306