嵌入式SDRAM控制器设计研究

发布时间：2020-05-10 14:34

【摘要】： 近年来,随着通信、计算机和多媒体技术的日益进步,对存储器的容量和性能提出了越来越高的要求。现代处理器性能以60%的年增长率飞速发展,相比之下,处于不同工艺下的DRAM的时滞和带宽的改进却分别只有7%和15%～20%;因此,存储器性能已经成为计算机系统性能提升的瓶颈。同步动态随机存储器SDRAM因其容量大、读写速度快、支持猝发式读写及相对低廉的价格而得到了广泛的应用。SDRAM存储器有复杂的时序要求,需要定时刷新,因此必须设计SDRAM控制器。本文在研究SDRAM存储器基本操作以及传统SDRAM控制器功能的基础上,提出了多种资源共享SDRAM的设计方案,首先分析顶层模块的功能,再将其功能分类细化,分配到不同的子模块去实现,然后自底向上的先逐步完成了初始化、自动刷新、读写、仲裁器等功能子模块的具体设计,最后将子模块相互连接生成顶层模块。本文从总体架构设想到具体逻辑设计都做了详细的描述。实现了控制器初始化、自动刷新、自动刷新读操作、自动刷新写操作、优先级仲裁等基本操作,并运用Verilog语言进行代码描述并通过功能仿真证明控制器的功能和时序逻辑的正确性。
【图文】：

嵌入式系统,典型结构

处理器件层的核心是嵌入式微处理器，，嵌入式式微处理器大多工作在为特定用户群所由板卡完成的任务集成到芯片内部，从，同时还具有很高的效率和可靠性。要存储器来存放和执行代码。嵌入式系。接口和I/O接口外界交互需要一定形式的通用设备接口他设备的或传感器的连接来实现微处理层之间为中间层，也称为硬件抽象层（包（Board Support Package，BSP），它系统的底层驱动程序与硬件无关，上层

时钟,读出操作

图 2.4 DDRII、DDR 与 SDRAM 操作时钟2.3 SDRAM 单元概述DRAM（动态存储器）的基本存储电路以电荷形式存栅极和源极之间的极间电容或专门集成的电容上。电容电后表示0。根据使用的三极管数量不同，有六管型、四中，单管型由于结构简单、集成度高而得到广泛应用。图2.5所示。数据以电荷形式存储在电容CS上，CD表示V用做开关。行选信号高电平有效时V导通，电路可以进写入时，行选信号为高电平，V导通，数据线上的信逻辑1时，CS被充电至高电平，反之被放电为低电平。读出操作前，先将管子选通，使电容器与数据相连接的增量判断是读1还是读0。读出操作完成后，由于电荷存储的信息遭到破坏，因此必须进行重写。[6]
【学位授予单位】：西安电子科技大学
【学位级别】：硕士
【学位授予年份】：2009
【分类号】：TP333

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