高性能CPU中除法器的设计

发布时间：2020-05-13 02:29

【摘要】： CPU的核心功能之一是实现基本算术运算。在四则基本运算中，，除法在技术实现上具有较高的复杂性，所以硬件除法器的设计一般会成为CPU设计中的重点与难点。对于嵌入式CPU来说，其设计目标更加关心成本的降低，使得其算术运算单元在性能设计指标上需要有较大的灵活性，从而使硬件占用较小的面积。本文以国家863项目为依托，根据项目的实际需求并结合除法器设计领域新的理论与实践进展，实现了两种实用的整数除法器。第一种以低成本简约化设计为着眼点，采用最基本的基数-2算法，以标准加法器作为核心部件，辅以最低限度的硬件逻辑构成数据通道，实现除法功能；第二种在前一种设计所采用的基本算法中引入中间数据的冗余表示形式，极大地提高了中间运算的处理速度，使得一周期内能做两次基数-2加法的中间运算，从而形成一种基数-4算法。与传统的以ROM或PLA等存储部件实现的基数-4除法器相比，这种以基数拆分的方式实现的基数-4除法器在不损失性能的前提下大幅降低了硬件结构的复杂度。本文尾部的章节在两种除法器设计的基础上加入传统的基数-4除法器作为参照，对三者的运算性能、运行速度等做了分析与比较。另外，本文在实现过程中还介绍了与除法器设计有关的一些设计方法，这些设计方法与除法器本身一样具有实用价值。
【图文】：

图2.21数据选择逻辑的合井化简下图是经过验证的数据通道实际电路图，整体结构符合图2.20(c)。除各主要部件为64位外，其余逻辑均为一位。在运算周期中，64位锁存器A日输出经过移位的部分余数高位，AL存放部分余数低位和商，B输出动态调整后的除数。调整周期中，A日输出需要调整的数据，B输出调整后的除数或者0。

图2.2664位加法器版图对加法器以外的部分，版图上采用纵向分割的办法，以bit为单位，先画出个bit的版图单元(一个slice)，再拼接成全部64位版图，如下图所示:摊摊;暮象象引引轰接;撰)争扎扎
【学位授予单位】：同济大学
【学位级别】：硕士
【学位授予年份】：2007
【分类号】：TP332.2

【引证文献】

相关硕士学位论文 前2条

1 安然;基于FPGA的除法器的设计和实现[D];成都理工大学;2011年

2 邬桐;采用数字技术开环架构的D类音频功率放大器的研究与设计[D];浙江大学;2012年

本文编号：2661226