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基于MPC8540的硬件平台开发

发布时间:2020-05-13 04:28
【摘要】: 基于MPC8540与DSP的双处理器模式的硬件平台是以机载显示系统为需求进行的研究和开发。针对未来战机需要具有三维显示的功能和特点,双处理器模式的平台可充分利用MPC8540处理器的通信和网络方面的良好特性,而DSP则可高速实现图形生成。论文主要讨论了该硬件系统中MPC8540相关的设计。 论文完成了如下工作: 1)在充分考虑MPC8540的硬件特性基础上进行了总体结构的设计。电源系统模块,时钟系统模块,FLASH模块和时钟系统模块是系统实现中最基本的四个部分,电源系统模块系统采用3种电源总线;时钟系统模块保证整个系统使用统一的时钟源,从而满足MPC8540与DSP的时钟同步;系统SDRAM模块的设计利用MPC8540的DDR Controller来管理SDRAM;FLASH模块则主要对控制FLASH的相关寄存器进行配置。 2)详细讨论了MPC8540与DSP和MPC8540与FPGA的接口设计。MPC8540通过DSP自带的HPI接口进行通信,两者通过16位总线进行数据交换;MPC8540通过控制时序保证与FPGA间两者的正常数据交换。
【图文】:

时序图,时序,刷新时间


与每个作为内存的sDRAM的LDM,(U)DM连接的是MDM[0:7]中的两个,与DQS同理,与作为ECC的SDRAM的LDQs连接的是MDM[8]。与作为ECC的SDRAM由于它是8位数据进行交互,MPC只需要与SDRAM的LDQS,连接的是MDQ【8].DQS的作用是数据滤波。即确保输出读数据,输入写数据。对于x16模式,LDQs控制DQO一DQ7,(U)DQS控制DQS一DQ15。DM的作用是数据遮罩。即确保输出读数据,输入写数据。对于x16模式,,LDM控制DQo一DQ7,(U)DDM控制DQS一DQ15。刷新时间的计算方法如下:行刷新时间二(psRT+I)*(P仰+l冲usfreqbusfreq二66Mhz,PsRT=巧(十进制),P开=60(十进制),带入可得到行刷新时间二14.8us。而选择的SDRAM的要求是64ms/4096二15.6us,所以是可以满足芯片时序要求的。K4HS11638B的读写时序如下:<Burst比ngth叫甲CAS比加ncy吕2,2.5>

连接原理,双列直插,缓存


图3.6淤C8540与SDRAM连接原理图完全可编程DDRSDRAM控制器支持大部分第一代的JEDEC标准的x16的DDR内存,包括缓存的双列直插内存模块和非缓存的双列直插内
【学位授予单位】:北京邮电大学
【学位级别】:硕士
【学位授予年份】:2007
【分类号】:TP368.1

【共引文献】

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本文编号:2661391

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