基于90nm工艺的整数运算部件设计与优化

发布时间：2020-05-13 09:29

【摘要】： 整数运算部件(ALU)是高性能微处理器的核心运算部件之一,其性能对整个微处理器性能具有很大的影响。在90纳米工艺下高性能整数运算部件的优化设计与实现技术进行研究具有广泛的应用价值和重要的现实意义。 论文首先对X高性能微处理器中的整数运算部件进行了深入研究和分析。采用混合静态时序分析方法,合理确定综合时的时序约束条件,并根据综合结果分析各个部件的性能,寻找制约整个运算部件的关键路径,确定需要全定制实现的模块。 论文接着结合稀疏树和Ling算法的优点,提出一种改进的加法器进位树——Pseudo-Ling稀疏树,提高了加法器的性能。针对改进后进位树进行了电路设计与性能分析,电路模拟结果表明,改进后的64位加法器延迟为300ps。 论文最后基于90纳米工艺对改进后的64位加法器进行了全定制版图设计,采用各种有效的措施对RC延迟、串扰和IR Drop等各种寄生参数效应的优化,使改进后64位加法器的性能得到了提高。Hspice模拟表明,全定制设计后的64位加法器逻辑延迟为590ps,版图面积为100μm×56μm。 本文通过采用半定制设计优化和全定制设计优化相结合的方法,在算法、编码、逻辑结构、电路、版图等多个层次进行设计和优化,使整数运算部件的工作频率达到1.2GHz。 论文的研究工作将在实际工程中得到应用。
【图文】：

图 4.12 64 位加法器的电路模拟结果4.5 本章小结本章从并行前缀算法入手，寻找适合本设计的加法器算法，，由于简单的并行前缀无法满足设计要求。接着引入了稀疏树和 Ling 算法，在对算法的对比中，分析它们的优点，设计出符合要求的 Pseudo-Ling 稀疏树。最后根据设计的Pseudo-Ling 稀疏树选择合适的电路结构——组合多米诺结构。得到的 64 位加法器的电路级模拟延时为 305ps。

此时电路已经无法正常工作，电路的噪声容限已经降到预算值之下了。版图后模拟得到的数据如下所示。版图的大小为 100μm×56μm，而模拟得到的电流值为 5mA/μm。
【学位授予单位】：国防科学技术大学
【学位级别】：硕士
【学位授予年份】：2009
【分类号】：TP332

【引证文献】

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1 高昌垒;65nm工艺下高速运算单元及容软错功能设计[D];国防科学技术大学;2010年

本文编号：2661741