GHz级64位整数算术逻辑运算部件优化设计

发布时间：2020-05-13 17:44

【摘要】： 微电子技术飞速进步,工艺特征尺寸已经减小到了130纳米以下,65纳米工艺已成为成熟工艺。基于集成电路工艺技术的提升,微处理器不断地更新换代,性能迅速提高。微处理器要达到高的速度,算术逻辑部件的速度必须足够快。本文设计实现的64位1GHz整数算术逻辑部件是X流处理器中的重要运算部件之一,主体半定制实现,关键路径上的关键部件采用全定制设计实现,在没有增加过多设计时间和工作量的前提下,使设计性能从原来的500MHz提高到了1GHz。并且较好地解决了设计规模大与设计性能不高的矛盾,具有广泛的应用价值和重要的实践意义。论文的主要工作包括: 一、优化设计实现64位GHz级整数算术逻辑运算部件,采用130纳米工艺,半定制与全定制混合设计,半定制设计部分组合逻辑综合延时550ps以下,采用静态互补CMOS电路结构的全定制64位加法器版图后模拟延时730ps,采用静态传输门阵列结构的全定制64位漏斗移位网络版图后模拟延时270ps,均达到设计要求。二、研究了高速逻辑优化设计方法,对高速逻辑优化设计流程做了描述,对逻辑级数确定、电路结构选择、前后端设计交互、全定制设计等方面提出了补充建议,对设计中需要注意的问题进行了总结,给出了解决办法。并在64位GHz整数算术逻辑运算部件的优化设计中进行了实践。三、对层次化全定制设计和验证进行了深入研究,从设计、优化、验证三个方面层次化设计全定制模块,在电路功能验证使用形式化静态验证方法验证电路功能与设计需求一致,版图后时序模拟验证使用静态时序分析的方法辅助确定全定制设计关键路径。在工程中实践了层次化全定制设计流程,提高了验证效率,加快了全定制设计周期。
【图文】：

数据流图,整数,数据流图,部件

码的工作则由Decode模块完成。整数部件的所有指令中，除了字节选择、字节反选择和数据传输三条指令的操作是一拍完成运算输出结果外，其余指令全部两拍完成。整数部件数据流图如图3.3所示:洲“。t--“~’曼匀、‘译码模块{助山峨少C目目~儡泛噩幽氏曰巴2目幽喇‘车01幽的加解少.，翻七能出卜峨er-.8扭李l肠幼~物例冗训l图3.3整数部件数据流图夸3.3整数部件各子模块设计3.3.，算术运算部件设计64位加法器是整数部件完成算术运算的主要运算模块。到目前为止，人们对于加法器第21页

算法结构,加法器

国防科学技术大学研究生院学位论文相对己经十分成熟，提出了多种加法器的实现方案【48，‘，，’0]，最简单的如串行进(Can了形ppleAdder，CRA)、‘进位跳跃加法器(e娜skipAdder，C以)，以的进位选择加法器(CarryselectAdder，csA)、超前进位加法器(CarryLookr，eLA)和并行前缀加法器(ParallelPre。、Adder)等[，6]。在我们的设计中，算需要完成加法、减法和比较指令，而且要求达到最短的硬件逻辑延迟，所以在采用的是改进后的64位Kogge一st。ne超前进位算法【’61，如图3.4所示加法器逻于Kogge一tone加法器，主要是计算根据图3.4中的“.”所表示的建立信号的结果求得进位向量万64(e。.。，e。，，…e。，。3)。它的Gp运算有所改进:slgn--ext--LRFO=(~Sign)&&LRFO[63』:sign--ext--LRFI=(一sign)&&L灯1[63]:L即l一e哪={51孚l--弓xt--LRFI，，LRFI}‘厦65{C一}};房;幼。书出吕命，易是三兹兹兹器器蕊兰昌县三兹兹兹翁器场舅器赛肠器裁药嚣溺云器翁录云获获沃渝斗汤斗翁导汤筑爱清滋姿兹兹羡虽汤发获
【学位授予单位】：国防科学技术大学
【学位级别】：硕士
【学位授予年份】：2008
【分类号】：TP332

【参考文献】