基于混合互连架构的众核处理器设计

发布时间：2020-05-19 12:31

【摘要】：随着集成电路的发展,单个芯片上可集成的处理核心越来越多。与单核相比,多核系统拥有更高的能源效率和计算性能,但不同核心的数据拷贝会导致缓存一致性问题。随着核心数量的增长,系统结构由多核变为众核,维护一致性需要的硬件开销和网络流量迅速增长。同时,由于大多数应用中核心节点的数据交互是非全局的,而常规片上网络的节点却是全局访问,因此众核的片上网络设计也存在冗余。针对多数应用中节点非全局交互的特点,文章实现了一种横纵路独立、数据全局共享的低功耗众核处理器。该处理器主要采用数据共享方案,设置分区排布、全局共享的数据缓存结构,系统的每个节点核心包含统一的对外接口,核心间的数据缓存可以相互访问。面向节点非全局交互应用,还设计了横纵路区分的片上网络结构和加速邻近核心数据交互的局部互连结构。同时,由于众核结构中多个核心同时运作会引起高发热,因此设计中加入了基于Power Gating关断技术的低功耗解决方案,使系统的每个节点核心可灵活地工作在高性能模式、精简模式和睡眠模式。首先使用System Verilog语言对设计进行硬件实现,然后使用Verilog Compile Simulator工具对系统及各模块进行功能仿真,再通过Design Compiler工具进行综合,最后使用Prime Time PX工具进行功耗分析。因为系统采用数据全局共享方案,省去了维护缓存一致性的目录等结构,设计的数据缓存部分可以节省10.96%到34.686%的硬件开销。众核处理器在8*8规模下与单个核心相比有29.157倍的性能提升。此外,由于系统加入了低功耗设计,节点核心在精简模式下可降低40.3 84%的功耗,在睡眠模式下几乎不产生功耗,整个系统的功耗会随着应用中简单运算占比的增加而降低。
【图文】：

处理器,指令级并行,单核,绪论

1 绪论绪论.1 研究背景.1.1 众核结构自 1978 年至今，处理器的性能已经提升了约一百万倍，但是近年来的一些趋势让通用处理器的演进遇到了瓶颈。通用处理器的性能提升一般采用指令级并行，处理器一次执行多条指令来提高执行效率。但是随着结构复杂度的升高，指令级并行已经到颈。而且近年来 Dennard Scaling 规律不再有效，芯片功耗急剧上升，同时摩尔定律，单核的性能提升逐渐变慢，图 1-1 中单核处理器的速度进化趋势也印证了这一点986 年到 2003 年间，单核处理器的性能以每年 50%以上的速度增长，而 2005 年后这度降至每年 20%左右[1]。

处理器,内存,差距,基线

.1.2 Cache 技术随着集成电路的发展，处理器运算速度与内存读写速度的差距越来越大，如图 1-2 所。图中以 1980 年的性能作为基准，将处理器运算和内存读写间的性能差距随时间的推进行了展示，其中Y轴采用对数刻度展示了不同年份两种性能与基准性能的倍数关系。图中可以看出，在快速发展时期处理器能保证每年 50%以上的性能提升，但内存读写性的提升只有每年 10%左右，，存储器的性能成为处理器发展的瓶颈[7]。为了协调处理器运算能力和内存读写能力的不平衡，研究者们提出了 Cache 技术，但这种存储结构设置为共享还是私有又是一个问题[8]。随着系统核心的增多，多/众核处理中进/线程之间存在相关性，导致不同核心的数据存储间存在 Cache 一致性问题[9]。而决这一问题需要一种保持不同缓存间内容一致的方法[10-12]。若每个核心拥有私有缓存统需要强制将所有缓存中相同数据的副本统一，保证读操作时系统始终返回数据的最值[13]。通常可采用写无效或写更新策略，写更新是将每个核心的写入数据发送到可能具此块的所有其他高速缓存，并且更新它们的值。写无效是在把数据写入缓存后，将所有有此数据的缓存副本置为无效。
【学位授予单位】：西安理工大学
【学位级别】：硕士
【学位授予年份】：2019
【分类号】：TP332

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