DSP可测性设计及测试方法研究

发布时间：2020-05-23 05:11

【摘要】： 早期的集成电路测试主要通过功能测试向量来完成,但随着系统复杂度的不断提高和工艺技术的日益发展,芯片测试的复杂度远远超出了人们的想象。芯片的测试问题成为制约整个行业发展的瓶颈。如何在设计初期就开始考虑并解决设计完成后的测试问题,己经是芯片设计领域的重要课题。本文在对系统芯片可测试性设计的理论作较为深入的研究基础上,对一款DSP芯片的测试控制体系和SRAM的测试进行了研究和设计。主要以IEEE 1149.1边界扫描协议规定的测试传输状态机为核心逻辑,同时,参考用于SOC测试的IEEE P1500理论,实现测试控制操作边界扫描测试是针对芯片的应用系统进行测试的;本文按照IEEE1149.1标准详细设计了边界扫描测试系统,应用到芯片内部测试,节约了测试I/O口消耗,简化了测试过程。为了克服时序电路由于状态很难确定所导致的测试复杂度,采用了扫描技术;根据芯片的实际情况,设计了基于mux的全扫描结构,既得到了较高的故障覆盖率,又对芯片面积影响较小,达到了较好的效果。由于浮点DSP片上SRAM的片外测试比较困难且速度较慢,所以文中第5章采用内建自测试(Build-In-Self-Test)技术对SRAM进行了可测性设计,完成后可以用正常的工作速度实现对存储器的测试。本论文研经过计算机模拟可以满足整个DSP测试要求,保证其能正常工作,同时也为嵌入式芯片的可测试设计积累了经验
【图文】：

状态变换图,数据寄存器,控制器,指令寄存器

图 3.9 TAP 控制器数据寄存器状态变换图Fig.3.9 State transition chart of controller and data register完成了模块主体 TAP 状态机的实现后，又根据其他功能要求对整个 JTAG 模块进RTL 代码实现后，用 ModelSim 分别对各部分和整体进行了功能验证最后用 Synopsy公司的综合工具。Design Compiler 对代码 JTAG．v 进行了综合3.3.2 测试指令寄存器的设计前面已经对测试指令寄存器的结构和功能介绍过了，下面分析一下指令寄存器设计原则和操作规范：1．设计原则（1）指令寄存器至少要包括两个移位寄存器单元，使得其具有保持指令数据的能。因为在 IEEE 1149.1 标准中，指令寄存器至少要保证对边界扫描寄存器进行三种同的指令操作。从此角度出发，如果指令寄存器位数少于两位，那么它将不可能完成三条以上测试指令的存储与执行。（2）指令移入指令寄存器之后，除非在 TAP 控制器特定状态下，否则应该被锁在寄存器移位状态下，当有新的指令数据输入时，为确保测试逻辑的正确性，指令寄器的并行输出需要被锁存。锁存的数据只能在 update 且和 Reset 状态下发生变化，其

指令寄存器,功能仿真

图 3.10 指令寄存器功能仿真Fig.3.10 Simulation of instruction register function具体的细节解释如下：（1）在 update IR 状态，指令寄存器并行输出信号在指令扫描周期被更新。更作发生在测试时钟 TCK 的下降沿，因为寄存器中锁存指令的变化将导致整个系统测状态的变化，所以这些变化也将发生在测试时钟 TCK 的下降沿,在 Update_IR 的上打开触发器完成指令的更新。（2）只有在 Capture_IR 和 shift_IR 状态下，，寄存器的时钟输入才有效。（3）在测试模式选择信号 TMS 和测试时钟 TCK 的共同作用下，进入测试逻辑位状态后，在测试时钟下降沿产生。Reset 信号，此时寄存器的并行输出信号复位为但是如果测试复位信号 TRST 被置“0”，不管 TMS 和 TCK 信号作用如何，Reset 信即变为低电平。3.3.3 JTAG 指令译码逻辑设计测试译码逻辑是根据当前测试指令的内容产生测试数据寄存器的操作方式控制号和测试数据寄存器选择信号。进行测试译码逻辑电路设计之前，必须先对 DSP 芯的测试指令集进行设计。在 IEEE 1149.1 的标准中，规定测试指令有两类：一类是
【学位授予单位】：江南大学
【学位级别】：硕士
【学位授予年份】：2008
【分类号】：TP368.11

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