嵌入式CPU的纳米尺度SRAM设计研究

发布时间：2020-05-23 16:30

【摘要】： 静态随机存储器SRAM作为嵌入式IP应用的一类最主要的高速缓存,已经成为当前数字集成电路领域的一大研究热点。随着集成电路设计进入纳米时代,工艺的进步对嵌入式SRAM的设计提出了新的挑战。本文围绕应用于32位嵌入式CPU的高性能低功耗SRAM设计展开了以下方面的研究: 1.针对亚100纳米工艺下参数的随机变化引起器件失配而影响SRAM稳定性的问题,本文采用蒙特卡罗模拟方法,调用SPICE模型分别对读、写、保持模式下的SRAM进行失效统计分析,为纳米尺度的SRAM设计提供了参考依据。 2.与传统费时、高成本的全定制设计方法不同,本文提出了一种全定制和半定制相结合的SRAM设计方法,对其中时序要求、电性能要求比较高的模块采用自底向上的全定制方法设计,对数字逻辑模块采用自顶向下的半定制方法设计。这种方法的设计周期短,开发成本低,而且扩展性好、工艺可移植性强。 3.完成了一系列90nm工艺下自主嵌入式CPU的片上SRAM设计,建立了一个适用于纳米工艺的设计流程。率先在国内实现了纳米工艺的SRAM定制设计,为65nm及以下工艺的SRAM设计奠定了坚实的基础。 4.本文深入分析了嵌入式存储器在系统级的同步时序问题,提出了一种基于粒子群优化(PSO)算法的有用时钟偏差规划方法。该方法在不改变电路结构的基础上,采用惯性权重线性递减的自适应PSO算法调整存储器的有用时钟偏差,并通过迭代不断优化组合逻辑的延时,从而减小时钟周期。应用该算法对嵌入式CPU进行优化计算,系统性能得到了明显改善。
【图文】：

嵌入式存储器,比重

所以随着嵌入式系统功能的不断增强，更多数量更大容量的嵌入式存储器被集成到SOC芯片上。据预测，到2010年，片上存储器将占据硅片总面积的90%以上川，如图1.1所示。因此，随着嵌入式存储器在芯片中所占比重的不断提高，它的性能优劣对系统芯片的影响将越来越大，嵌入式存储的设计已经成为SOC设计的重要内容。图1.1嵌入式存储器在sOC中的比重川

结构框图,结构框图,存储器

图1.4CK一CoRE结构框图K一CORE目前已经实现大规模产业化应用，，主要应用于信息安盒、GPRS定位系统等产品中。随着应用需求的不断发展，ORE的频率、面积、功耗提出了更高要求。目前，CK一CORE的用存储器编译器(MemoryComPiler)生成的SRAM，这类编存储器尺寸和纵横比生成的模型，不具有灵活性和可控性且输，限制了CK一CORE性能的进一步提升。如图1.5所示，在13利用存储器编译器产生的4KB存储单元的延时在2.2ns左右，加上所产生的2.Ons的延时，处理器只能工作在250MHz情况下。、低功耗的嵌入式SRAM对于嵌入式CPU的发展和应用具有
【学位授予单位】：浙江大学
【学位级别】：博士
【学位授予年份】：2009
【分类号】：TP333

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