YHFT-QBASE RapidIO接口的设计与实现

发布时间：2020-05-25 02:12

【摘要】：下一代无线通信标准LTE已经制定,无线通信开始向4G前进。研制能满足新的无线通信要求的基站处理器及其系统互连接口成为一个挑战。YHFT-QBASE是国防科大微电子所为了满足LTE标准而研制的一款高性能定点数字信号处理器。在系统互连方面,YHFT-QBASE采用符合RapidIO规范1.3版本的串行接口提供快速的数据传输。本课题针对YHFT-QBASE的需求开展RapidIO串行接口(SRIO)的研究与设计。总线传输能力的增长速度远低于处理器性能的增长速度,导致系统互连的传输能力已成为高性能嵌入式系统性能提升的瓶颈。在技术和市场两方面的推动下,产生了专门针对嵌入式系统互连需求的国际互连标准——RapidIO(Rapid Input Output Interface)。RapidIO互连规范面向串行背板、芯片到芯片通信和相关串行传输应用接口,以10Gbps以上的带宽、较低的功耗预算和硬件成本成为嵌入式系统、特别是无线通信应用领域的最佳选择。本文首先系统地研究了RapidIO互连协议架构,包括RapidIO逻辑层、传输层协议及物理层中的串行接口协议。在分析YHFT-QBASE系统互连需求的基础上,定义了能够满足其要求的接口功能,完成其SRIO的总体方案设计。该接口通过AXI协议与DSP互连,设计并实现了AMBA-SRIO桥接部件,用于两个协议之间的转换。本文设计了SRIO物理层功能,包括串行协议层和物理编码子层(PCS)的功能,选择Synopsys公司的串行解串器(SerDes)IP核作为SRIO物理介质附属层(PMA),构建了符合RapidIO 1.3规范的SRIO。其次,本文针对SRIO的关键电路SerDes进行了研究,阐述了高速模拟电路SerDes的组成、工作原理和实现结构,分析了组成SerDes的关键电路——时钟和数据恢复电路。在研究分析Synopsys公司的SerDes IP核XAUI PHY接口信号功能的基础上,完成了对IP的应用集成和功能模拟。最后,本文对所设计的SRIO分别进行了模块级和系统级验证和分析,给出了综合结果。结果表明,该接口实现了规范定义的I/O逻辑操作和门铃事务,完成了串行物理层单通道/四通道(1x/4x)的传输,满足了YHFT-QBASE的设计需求。
【图文】：

模拟波形,接收通道,工作正常,发送通道

查表 5.4 可得 mpll_ncy 设置的值为 5’b00101,mpll_ncy5 设置的值为 2’b01。(3) 设置 los_ctl_{lane}[1:0] 的值为 8xff ， rx_eq_val_{lane}[2:0] 、 los_lvl 和rx_dpll_mode_{lane}[2:0]的值采用推荐值。(4) 设置 tx_atten_{lane}[2:0] 、 tx_boost_{lane}[3:0] 、 tx_edgerate_{lane}[1:0] 和tx_lvl[4:0]的值，采用推荐值。设置 rtune_do_tune 的值为 0。(5) 配置 mpll_pwron[lane]为 4xf，启动 MPLL。配置 rx_pll_pwron[lane]为 4’b1111，启动接收通道。查询 rx_pll_state[lane]的值，当为 0xf 后继续下面的配置。(6) 配置 rx_term_en[lane]的值为 0xf，设置 tx_en_{lane}[2:0]的值为 12x6db，启动发送通道。(7) 查询 tx_done[lane]信号，值为 0xf 表示各发送通道工作正常。然后配置 rx_en[lane]为 0xf，rx_align_en[lane]为 0xf，开启接收通道使能和接收通道的 align 功能。配置完成之后，查询 rx_valid[lane]的值，为 0xf 表示 4 通道的接收器工作正常，SerDes 的初始化完成。根据上述步骤对 SerDes 的模拟结果如图 5.10 所示，从图中波形可以看到，cko_word 正常输出，rx_valid[lane]为 0xf，tx[lane]_m 和 tx[lane]_p一直输出数据，说明 SerDes 工作正常。

波形图,波形图,从机,通道

国防科学技术大学研究生院工程硕士学位论文用图6-3中所示的验证环境，，给出系统级验证中RapidIO读写请求和 DOORBELL务的验证结果。在下面的描述在中，把请求发送方命名为 SRIO0，请求接收方名为 SRIO1。SRIO1 的信号有后缀_u1，以区别于 SRIO0 的同名信号。1 NREAD图 6.4 所示是 NREAD 操作请求发送和接收的波形图，图 6.5 是 NREAD 操作据返回波形图，这个测试用例需要读取 8 个字节的数据，分两次传输。读操作过程是，YHFT-QBASE0 的 DMA 在 AXI 从机的读通道上输入读请求，把读地，读取数据的大小等控制数据传输的信息输入给 SRIO0。按照 AXI 协议的要求，valid 和 arready 有一个周期的重叠就认为输入完成。这个读请求被 SRIO0 转换为apidIO 读请求包发送给 SRIO1。这个读请求被 SRIO1 转换为 AXI 的读请求在 AXI机的读通道上输出给 YHFT-QBASE1 的 DMA。YHFT-QBASE1 把存储器中相应址的数据给返回给 SRIO1。SRIO1 把数据打包成 RapidIO 格式的响应包返回给IO0。SRIO0 接收到数据之后，在从机的读通道上把数据交给 YHFT-QBASE0。
【学位授予单位】：国防科学技术大学
【学位级别】：硕士
【学位授予年份】：2011
【分类号】：TP368.12

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