微处理器中锁相环的设计
发布时间：2020-05-28 20:57
【摘要】： 本文设计了一个应用于微处理器中作为时钟驱动的高性能电荷泵锁相环(CPPLL)电路,本次设计采用标准的CMOS电荷泵锁相环结构,主要包括鉴频鉴相器、电荷泵、低通滤波器、压控振荡器、分频器五个部分。在详尽分析锁相环内部结构和基本原理的基础上,研究了其相位噪声特性和环路特性,并对该锁相环进行了详细的模拟仿真。最后,完成版图绘制和后仿真工作。 为了使整个电荷泵锁相环的电路结构达到最优化,本次设计采用多种新结构:采用了有效消除死区的鉴频鉴相器结构;采用了低功耗、高充放电速度、并很好抑制电荷共享效应的电流模电荷泵结构;采用了宽振荡范围、低噪声的两级差分负阻压控振荡器结构;采用了噪声低、功耗小的电流模滤波器电路;采用了工作速度较快的Master-slave分频器电路。 通过仿真验证,本设计在以理想时钟源为参考信号时,系统锁定时间为12.5μs,中心振荡频率为533MHz输出频率66MHz,环境温度在-55℃～125℃之间变化时,频率抖动为:ΔF p?p=87.721Hz,相对频率抖动为:0.0021442‰;周期抖动为:ΔT p?p=4.289ps,相对周期抖动为:0.0021445‰。锁相环的整体功耗小于30mW。实现了稳定性好,锁定时间快,功耗低的设计目标。
【图文】：
可应用于光学网络设备。芯片 ZL30461 满足 OC-12 光学载波 12 级的通信要求(速率可以达到 12 51.84Mb/s=622Mbit/s)，ZL30414 可工作在光学载波第 192 级线路速率的光学线路卡上。该公司芯片适用于 SDH/SONET(同步数字体系/同步光学网络)边缘设备中的线路卡设计。芯片 ZL30102，支持 ITU-T G.823 和 G.824 对应2048kbit/s 和 1544kbit/s 接口，同时还支持用于 ISDN 的 ANSI T1.403 和 ETSI ETS300011 接口，工作温度 40~ + 85°C，64 管脚 TQFP 封装，可以同步接收三个频率参考信号，延时频率精度为71 10 × s。模拟器件(Analog Device)，该公司的 PLL 芯片主要用于宽带无线接收、卫星系统、仪器使用以及无线局域网。芯片 ADF4106，如图 1-1 所示[14]，带宽 6GHz，最大输入参考频率 300MHz，电源供电电流 13mA，，采用 16 脚 TSSOP 和 20 脚 CSP封装形式，工作电压 2.7V～3.3V，采用可编程双模预置分频器，可编程电荷泵电流，三线串行接口，相位噪声可以达到 219dBc/Hz，还包含模拟和数字锁定检测，软硬件掉电模式。Analog Device 公司还包括其他型号的 PLL 芯片，如 ADF4108、ADF4002、ADF4117 等，其中 ADF4108 的带宽可以达到 8GHz，ADF4002 的相位噪声在 222dBc/Hz，ADF4117 的供电电流为 4.5mA。
在高速运行的 CPU 上[18]、有线电视(CATV)设备上[19]、移动通讯、无线手持设备、无线局域网[20-22]、卫星通讯[23]、光纤通讯以及 VFC 压频转路等[23-25]。.4.1 频率合成在许多应用系统中，系统往往需要不同频率的时钟信号或者要求频率不断的时钟。锁相环通常可以产生这些频率间隔小而精确的时钟；另外，在射频中往往要产生高频本地时钟，这可以通过锁相环将外部提供的低频参考时钟来实现[27]；最后，锁相环通过采用小数分频器可以实现精确的任意小数时钟。锁相环频率合成器的基本结构如图 1-2 所示。
【学位授予单位】：电子科技大学
【学位级别】：硕士
【学位授予年份】：2008
【分类号】：TN911.8;TP332
本文编号：2685824
【图文】：
可应用于光学网络设备。芯片 ZL30461 满足 OC-12 光学载波 12 级的通信要求(速率可以达到 12 51.84Mb/s=622Mbit/s)，ZL30414 可工作在光学载波第 192 级线路速率的光学线路卡上。该公司芯片适用于 SDH/SONET(同步数字体系/同步光学网络)边缘设备中的线路卡设计。芯片 ZL30102，支持 ITU-T G.823 和 G.824 对应2048kbit/s 和 1544kbit/s 接口，同时还支持用于 ISDN 的 ANSI T1.403 和 ETSI ETS300011 接口，工作温度 40~ + 85°C，64 管脚 TQFP 封装，可以同步接收三个频率参考信号，延时频率精度为71 10 × s。模拟器件(Analog Device)，该公司的 PLL 芯片主要用于宽带无线接收、卫星系统、仪器使用以及无线局域网。芯片 ADF4106，如图 1-1 所示[14]，带宽 6GHz，最大输入参考频率 300MHz，电源供电电流 13mA，，采用 16 脚 TSSOP 和 20 脚 CSP封装形式，工作电压 2.7V～3.3V，采用可编程双模预置分频器，可编程电荷泵电流，三线串行接口，相位噪声可以达到 219dBc/Hz，还包含模拟和数字锁定检测，软硬件掉电模式。Analog Device 公司还包括其他型号的 PLL 芯片，如 ADF4108、ADF4002、ADF4117 等，其中 ADF4108 的带宽可以达到 8GHz，ADF4002 的相位噪声在 222dBc/Hz，ADF4117 的供电电流为 4.5mA。
在高速运行的 CPU 上[18]、有线电视(CATV)设备上[19]、移动通讯、无线手持设备、无线局域网[20-22]、卫星通讯[23]、光纤通讯以及 VFC 压频转路等[23-25]。.4.1 频率合成在许多应用系统中，系统往往需要不同频率的时钟信号或者要求频率不断的时钟。锁相环通常可以产生这些频率间隔小而精确的时钟；另外，在射频中往往要产生高频本地时钟，这可以通过锁相环将外部提供的低频参考时钟来实现[27]；最后，锁相环通过采用小数分频器可以实现精确的任意小数时钟。锁相环频率合成器的基本结构如图 1-2 所示。
【学位授予单位】：电子科技大学
【学位级别】：硕士
【学位授予年份】：2008
【分类号】：TN911.8;TP332
【参考文献】
相关期刊论文 前3条
1 陆振雨,朱江,张尔扬;基于ADF4106的锁相环频率合成器设计与实现[J];电子工程师;2003年01期
2 刘静波;;MC145163P型锁相频率合成器的原理与应用[J];国外电子元器件;2005年12期
3 鲁昆生,王福昌;电荷泵锁相环设计方法研究[J];华中理工大学学报;2000年01期
本文编号：2685824
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