基于多核处理器并行加速EDA算法研究

发布时间：2020-06-02 04:27

【摘要】：随着集成电路工艺以及计算机体系结构的深入发展,受到功耗和散热的限制,单核处理器在工作频率上已达到极限,因此处理器逐渐向多核的方向发展。多核处理器是指在一枚处理器中集成多个完整的计算核心。典型的多核处理器有通用多核CPU、通用多核GPU和Cell BE等。不同类型的多核处理器由于各自不同的特点在不同领域得到了广泛的应用,通用CPU由于其独立的多个核心,在系统任务调度和复杂指令多线程方面得到了应用,通用GPU由于其针对图像处理优化的浮点运算和大规模并行核心,在数据密集型科学计算方面得到了应用,而Cell BE由于其异构架构在集群服务器上得到了应用。同时,与集成电路设计密切相关的EDA技术也在不断发展,.而EDA算法中存在大量的数据密集型计算,这些计算导致了EDA工具运行时间过长,对设计者的快速设计造成了不便。基于单核处理器的EDA算法受到单核处理器的工作频率限制,无法在运行速度上得到改善,因而迫切需要一种基于多核处理器的并行加速方法对EDA算法进行改进,以适应越来越广泛的多核处理器架构,在运行速度上得到提高。本文围绕面向数据密集型科学计算的多核处理器的体系结构及编程模型,提出通用CPU和通用GPU的异构串并行协同架构,针对数据密集型的EDA算法提出“热点”概念,寻找EDA算法中的“热点”,在CPU-GPU串并行架构上对“热点”进行并行化以对整个EDA算法进行加速。统计静态时序分析(SSTA)算法是一种典型的数据密集型计算EDA算法,传统的基于蒙特卡罗方法的SSTA由于随机配置数目过大,运行时间随分析电路规模的增大而快速增大,而本文基于稀疏网格法产生随机配置,减少了分析时的配置个数,并在此基础上基于GPU进行并行加速,与基于CPU的蒙特卡罗方法SSTA相比,获得了平均为320倍的加速比。针对硬件实现线性变换中存在的常数乘法器问题,本文设计并实现了一种可重配置多常数乘法器生成算法,可以在不同配置下实现不同组多常数乘法的输出。与已有的多常数乘法器和可重配置单常数乘法器相比,在面积上具有明显优势,在0.13μm工艺下,面积节省10%以上本文通过对可重配置多常数乘法器生成算法中数据密集计算部分的分析,基于GPU进行并行加速,获得了一定的加速比。
【图文】：

执行单元,存储器带宽,CPU体系结构,存储器控制

上也不需要付出太大代价。由于图形渲染的高度并行性，使得GPU可以通过增加并行处理单元和存储器控制单元的方式提高处理能力和存储器带宽。GPU设计者将更多的晶体管用作执行单元，而不是像CPU那样用作复杂的控制单元和缓存并以此来提高少量执行单元的执行效率。GPU和CPU体系结构上的差异如图2.2所示。

存储器模型,全局存储器

第3章基于GPU勺日速的EDA算法设讨了多处理器拥有的内置存储器之外，还有全局存储器。全局存储器是的，，但不被缓存。向全局存储器读写一个单精度浮点数而产生的访问到400到600个时钟周期。如果在等待访问全局存储器操作完成时，术运算指令发射入运算单元，则可遮蔽掉大部分的全局存储器访问延局存储器是不被缓存的，那么在等待全局存储器访问完成时所耗费的以通过改变访问模式而极大地改变，因此对咒一bit、64一bit、128一bit单元进行合并访问(也就是对齐访问)，可以增加吞吐量和最大化总用率。理缓存对于空间局部性进行过优化。一个纹理读取操作，在发生了缓情况下需要消耗一个存储器读的时间来从设备存储器中读取数据，否个时钟周期来从纹理缓存中读取数据。PU的存储器模型层次描述如图3.1所示。Thread
【学位授予单位】：复旦大学
【学位级别】：硕士
【学位授予年份】：2011
【分类号】：TP332;TN402

【引证文献】