片上高速缓存及内存管理宏单元设计

发布时间：2020-06-02 07:00

【摘要】： 微处理器设计的难题之一在于其高性能与片外存储器的低读取速度极不相配,很大程度上限制了微处理器的性能及效率。二十多年以来两者的速度差距还在不断拉大,业界将这种速度差距称为存储器间距(Memory Gap)。缩小存储器间距有很多种解决方案,在微处理器中内嵌片上高速缓存(Cache)和存储管理单元(MMU)是目前被广泛应用的一种有效方法,因此设计高性能的Cache和MMU电路至关重要。 本文以东南大学国家专用集成电路系统工程技术研究中心自主研发设计的基于ARM7TDMI内核的系统芯片(SoC)——Garfield5为研究对象,设计了与内核相匹配的Cache和MMU模块。文章从介绍Cache/MMU的原理入手,充分考虑其面积、功耗等性能指标,并结合系统芯片的实际应用要求确定出Cache/MMU模块的设计要素和电路结构。然后根据确定的设计要素完成宏模块和控制逻辑部分的设计,最后对模块进行了仿真和测试。 Cache/MMU宏模块的电路结构极大的影响了系统芯片的性能和面积开销,因此本文采用了全定制的方法进行设计。特别对占模块面积和功耗绝大部分比例的SRAM存储单元做了细致的设计和仿真实验,通过采用α指数MOSFET模型推导出SRAM的字线、位线功耗模型和延迟模型,并配合存储单元的面积模型和读写可靠性分析,提出了一种优化存储体单元结构的方法,并对优化前后的性能进行了评估。经过优化后的存储单元不仅降低了功耗、延迟以及面积,而且增强了存储体单元的抗干扰能力。 本文设计的Cache/MMU模块采用SMIC 0.18μm CMOS工艺,其版图面积为3.12mm2(包含ARM7TDMI内核),CPI为1.19,功耗为33.2mW(CPU频率为120MHz下测得)。经MPW流片测试结果表明,Cache和MMU模块功能完全正确,但CPU最高主频只能达到104MHz,离仿真结果还有一定的差距,对此,本文作了细致的原因分析,并提出了解决的方法。
【图文】：

第一章 绪论第一章 绪论题研究背景电路设计工艺水平的不断提高以及电子市场的强烈需求，高性能系oC 芯片多用于手机、PDA 等各种手持式消费类电子产品中，系统应具有尽可能低的功耗、尽可能小的芯片面积和在同等条件下尽可能C 设计中面临了一个很大的难题：嵌入式微处理器的高主频速度与片，，很大程度上限制了微处理器的性能效率。研究调查表明嵌入式微 55%的速度增长，而存储器的存取速度增长则要相对缓慢得多[2-3]，出现很大的差异，这也越来越成为 SoC 芯片的性能瓶颈。图 1.1 为差距的增长趋势：

东南大学硕士学位论文的多道程序设计，消除了对用户使用主存的过紧限制，因此同样可以提高存存储管理单元 MMU 可以完成虚实地址的转换的功能，同时还能起到内存保护可见在 SoC 存储系统中加入 Cache 和 MMU 是当今解决处理器和存储器之间效解决方案，也是当前技术研究的热点。文的研究内容和主要工作以东南大学 ASIC 工程中心自主研发设计的一款基于 ARM7TDMI 内核的 S 为研究对象，设计了与内核相匹配的 Cache 和 MMU 模块。Garfield5 主要面用及其它消费类电子，它的结构框图如图 1.2 所示。Cache 和 MMU 是作为系发的，它的设计与具体的 CPU 内核紧密相连。本论文的具体工作就是围绕 C计而展开的。
【学位授予单位】：东南大学
【学位级别】：硕士
【学位授予年份】：2006
【分类号】：TP332

【引证文献】

相关硕士学位论文 前2条

1 马蕊;数据TLB的全定制设计与实现[D];国防科学技术大学;2010年

2 张巍;基于ARM9的高速缓存和内存管理单元的电路设计与实现[D];电子科技大学;2013年

本文编号：2692784