64位高性能嵌入式CPU中乘法器单元的设计与实现

发布时间：2020-06-05 13:43

【摘要】： 乘法器是现代微处理器芯片中的关键部件，其主要设计思想，就是在结构复杂度和电路类型，以及速度和面积之间进行均衡。乘法运算是以大量的加法运算为基础的，完成一次乘法运算的基本步骤是：产生部分积和对部分积进行求和。本文以此为基本出发点，对Booth算法进行了研究，并对用于压缩部分积的各种加法阵列结构进行了分析和比较，结合该设计的指令集结构，提出了一种以CSA和4-2压缩器共同作为基本加法单元的混合电路结构，构建了一种独创的改进的Wallace树型结构的乘法器，它在部分积求和过程中的硬件利用率达到了最高，并有效的改进了传统Wallace树和其他结构的缺陷。最终，采用全定制的设计方法流程，在电路和版图上对基于流水线的此64位定点树型乘法器进行了设计与实现。
【图文】：

二(HI31~刃}】LO31~，o)一(PPO+PPI+…+PP16+PP17)二(HI31，。日LO31~。)一GpR!rs}:l… 0*GpRlrtl31~·。实现此功能的电路如图4.7所示。图4.7基4的Booth编码电路图中，有字母标识的模块为基本的二选一多路选择器，有数字标识的模块是一个具有选择功能的传输门结构，，其内部电路如图4.8所示。带有三角形标识的长方形模块代表一组边沿触发器。电路的有五个输入信号，其中3个是乘数提供的Booth编码位，另有一位是用于实现乘减功能的控制选择信号，最后一位是触发器的使能信号;三组/个输出信号，第一组即是Booth编码项产生五个控制选择信号，另外两个即为b_n和b夕。图4.8具有选择功能的传输门结构电路

入1.11\、|妇//rll一T丫丁UO(a)传统异或门电路(b)丛于止选一多路选择器的异或门电路图4.H异或门电路结构4.4.5电路仿真结果对于以_L电路，本设计均采少}JMento:GraPhic公司提供的EldoD仿真工具进行了仿真，图4.12和4.13分别显示了该工具提供的图形界面以及仿真结果的波形图界面。
【学位授予单位】：同济大学
【学位级别】：硕士
【学位授予年份】：2007
【分类号】：TP332.2

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本文编号：2698139