传输触发微处理器异步功能单元的设计与实现

发布时间：2020-06-07 13:41

【摘要】： 日趋复杂化和多元化的嵌入式应用对嵌入式微处理器的性能、功耗、成本等各项指标提出了更高的需求。已成熟应用的嵌入式微处理器体系结构及设计技术因此而面临着极大的挑战,嵌入式微处理器设计者必须寻求新的嵌入式微处理器体系结构以及新的电路设计方法,以灵活满足应用对于嵌入式微处理器越来越高的要求。 本文针对嵌入式多媒体应用,将传输触发体系结构和异步电路技术有机融合,首先探讨了面向多媒体应用的传输触发微处理器体系结构,并采用异步电路技术对其中的关键功能单元进行了设计与实现,最后提出了一种基于异步功能单元的传输触发微处理器原型结构。 (1)首先,本文针对多媒体应用的特点,确定了面向多媒体应用的传输触发微处理器体系结构参数。传输触发微处理器内核具有模块化、结构简单、设计灵活等优点。通过对多媒体应用程序进行分析,得到对传输触发微处理器体系结构设计有意义的特征参数,为设计面向多媒体应用的传输触发微处理器提供了指导信息。基于应用程序分析结果,本文给出了传输触发微处理器体系结构框架,其功能单元比例和各种具体参数配置均符合多媒体应用对嵌入式微处理器体系结构的需求。 (2)其次,本文采用基于宏单元的异步电路设计流程在0.18μm工艺条件下设计实现了一款32位异步子字并行乘累加单元。该单元的数据通路采用特殊的部分积生成电路,通过把累加数作为部分积添加到压缩树,减少了一级累加的延迟;而且由于采用异步电路设计,该单元的功耗相比对应的同步单元具有较大的优势。 (3)同时,本文设计了一款32位异步子字并行ALU单元。该单元能完成算术、逻辑、移位和多媒体扩展等运算。由于加法器是ALU单元的核心功能部件,它的性能决定着整个ALU单元的性能,所以本文主要对子字并行加法器进行了设计。在0.18μm工艺条件下的评测结果表明,该异步单元在性能上和具有相同数据通路的同步ALU单元相当,在功耗方面则具有相当大的优势。 (4)最后,本文提出了基于异步功能单元的传输触发微处理器原型结构。在面向多媒体应用的传输触发微处理器体系结构基础上,通过设计异步功能单元封装模块,将本文设计实现的异步子字并行乘累加单元和异步子字并行ALU单元应用到传输触发微处理器中,提出了基于异步功能单元的传输触发微处理器原型结构。这种结构融合了传输触发体系结构和异步电路的优点,因而为要求高性能、低功耗的嵌入式应用领域提供了一种非常好的设计模板。为探讨异步功能单元对传输触发微处理器各方面参数的影响,本文给出了这种结构的初步评估。
【图文】：

Rin+ A+ Rout+Ain+ Lt+ Aout+Rin- A- Rout-Ain- Lt- Aout-B+B-····图 3.6 全解耦四段握手协议的 STG 描述在得到异步控制通路的 STG 描述后，即可进行电路综合。本章利用 P工具对电路的 STG 描述进行优化，并将优化后的异步控制电路映射到标上，，综合得到速度无关电路(Speed Independent, SI)。综合得到的电路可以C 单元实现还是用复杂的门电路实现，这里选择使用复杂门电路实现，得段的锁存控制电路（Latch controller）如图 3.7 所示。

WnWnL0 L1图 3.9 延迟单元电路结构3.4 异步子字并行乘累加单元的实现及评测图 1.10 所示的基于宏单元的异步集成电路设计流程，本章在 0.现了 32 位的异步子字并行乘累加单元。只不过这里不需要定制通路中的锁存控制器采用复杂门电路实现。为了进行对比，同款同步乘累加单元。该同步单元与异步单元具有相同的数据通水段锁存器的时钟生成方式：同步单元采用全局时钟驱动流水使用异步控制通路驱动流水线锁存器。用于评测的同步乘累加单元的模块版图如图 3.10(a)、(b)所示。下面从面积、性能和功2 位异步乘累加单元和同步乘累加单元进行比较。
【学位授予单位】：国防科学技术大学
【学位级别】：硕士
【学位授予年份】：2008
【分类号】：TP332

【引证文献】

相关博士学位论文 前1条

1 石伟;基于数据触发的多核异步微处理器关键技术研究[D];国防科学技术大学;2010年

相关硕士学位论文 前1条

1 苏博;低功耗数据触发微处理器功能单元的设计与实现[D];国防科学技术大学;2010年

本文编号：2701506