一种基于65nm工艺高速相联存储器（CAM）全定制设计

发布时间：2020-06-07 15:26

【摘要】： 本设计是国防科学技术大学自主高性能多核CPU中的一个关键模块。此CPU是一款面向流应用的64位高性能微处理器,设计频率为1.5GHz,要达到如此高频率的设计要求,在现有技术水平下,只用半定制设计满足不了,必须对关键路径上的关键模块进行全定制设计。经分析,STB(store buffer)即为关键模块,需要全定制设计。STB模块包括一个CAM阵列和一个SRAM阵列以及外围控制电路。本文对CAM阵列及外围控制电路进行了设计及实现。本文用全定制设计方法在65nm CMOS工艺下设计实现了一款64×45bits的CAM模块,完成了它的逻辑设计和功能验证,在此基础上进行了版图设计和版图验证。在电源电压1V,温度125℃下,本课题所设计的CAM写入延迟小于523.6ps,读出延迟小于533.66ps,匹配延迟小于318ps,达到设计指标。当使用DC调用本模块后,本模块部分的时序违反情况消失。采用先进的65nm工艺会使面积有所减小,但会增大线延时,且寄生参数的影响会增大,而电源电压的降低会带来低功耗的优势,但同时也会增大延时。本设计在匹配结构上采用了加速的分级匹配方式,而且可以进行读操作与匹配操作并行处理。通过模拟数据,将本设计与其他设计做对比,综合考虑,本设计在速度上有很大优势。
【学位授予单位】：国防科学技术大学
【学位级别】：硕士
【学位授予年份】：2010
【分类号】：TP333

【引证文献】