高带宽低延时的DDR2内存控制器的研究与实现

发布时间：2020-06-07 18:48

【摘要】： 内存访问的速度已成为影响计算机系统整体性能的重要因素,内存控制器决定了计算机系统的主存访问性能。本文研究了满足X-2处理器高带宽低延时要求的DDR2内存控制器。DDR2 SDRAM的数据双沿传输机制对X-2处理器性能的发挥和提高至关重要,通过设计内存控制器为处理器提供高带宽低延时的存储访问是本文的研究内容。本文选取X-2处理器的存储结构作为研究对象,深入分析了当前国际上存储控制器的技术发展趋势和DDR2内存控制器的详细技术规范,设计并实现了DDR2内存控制器。内存控制器接收X-2处理器的初始化指令,配置DDR2 SDRAM的访问控制参数,发给内存初始化命令序列;然后接收处理器的读写指令,根据要访问的存储体状态,顺序产生DDR2内存能够识别的命令序列;最后把这些命令直接传送给DDR2内存,同时根据相应命令的时序要求等待一定时间后发出其他命令,如果是读写命令还要进行数据的传输和数据选通信号的时序控制。 X-2处理器DDR2内存控制器的设计主要包括功能组织、逻辑设计及模拟验证。本文详细论述了DDR2内存控制器各功能单元的具体设计。在参考国际主流DDR2内存控制器实现方式的基础上,按传输层和物理层方式独立设计实现了适合于X-2处理器访问方式的DDR2内存控制器:传输层负责将处理器的指令变为DDR2内存可以识别的一系列命令,物理层完成命令的发送和时序的控制。 X-2处理器的DDR2内存控制器的设计采用Verilog语言描述,并在ModelSim SE 5.7d和nc_verilog上对完成的设计进行了模块级和系统级的测试,保证了设计的正确性,初步设计完成以后,针对现有内存控制器体系结构的特点和不足,提出了一些改进方案。X-2处理器投片生产后,对样片的初步测试表明,所设计实现的DDR2内存控制器功能正确,性能指标达到预先设定的目标。
【图文】：

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第 4 页图 1.1 X-2 处理器结构图流存储系统：流存储系统用于从片外存储器加载或存储流。所有 X-2 处理器存储操作都是通过 memop 指令来完成的，memop 指令可以在存储器和 SRF 之间传输流。这种流的 load/store 结构与传统的 RISC 标量处理器的 load/store 结构相类似。它可以简化编程，并且可以使存储系统优化流的吞吐率，而不仅仅是单个独立的访存操作时间的优化。系统可以同时提供两个存储流访问，在 500MHZ 的工作频率下，流存储控制系统可以向 SRF 提供 8GB/s 的峰值带宽。流寄存器文件：流寄存器文件负责存储核心程序需要的输入流和核心程序运算结束的输出结果流，它的规模可以根据应用需求扩展。网络控制器：X-2 处理器的网络提供了多处理器系统间的高带宽连接。网络为2 维环绕网，使用维序路由，路由信息由调度程序决定，网络中可以同时进行系统消息通讯和流数据的传递。链路时钟与系统时钟完全异步。网络控制器使用专门的 8 个流缓冲器 SB 进行流数据的发送和接收。每个处理器有 4 个外部双向网络通道，这样就可以构成任何规模的 X-2 处理器互联阵列。源处理器执行 Netop 指令

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国防科技大学研究生院学位论文一系列请求信号并配置 DDR2 内存的基本参数，物理层完成命令的发送和数据的传输。DDR2 SDRAM 在执行读写操作之前需要初始化，这一初始化过程是由内存控制器通过控制管理部件的配置接口来完成的，配置接口内实现了多个配置寄存器，包括 InitSDRAM、DIMM_ADDR 和 DIMM_Data 寄存器等，配置寄存器用来保存内存的访问控制参数。处理器的写 InitSDRAM 寄存器指令将导致控制管理部件产生相应的初始化操作。系统初始化阶段，CPU 通过 DCR 总线接口访问指定的配置寄存器，来获取 DIMM 条(DDR2 颗粒组)的基本配置信息，然后计算出控制DIMM 条所需的配置参数，写入到 SDRAM 访问控制参数寄存器，供 DDR2 内存控制器使用。内存控制器根据 DDR2 SDRAM 的初始化顺序要求，由 DCR 总线接口的写 InitSDRAM 寄存器命令产生初始化命令，仲裁器优先选择此命令发送到物理层，物理层产生一个相应的请求发送给 DDR2 SDRAM，，完成 SDRAM 初始化序列中的一步。
【学位授予单位】：国防科学技术大学
【学位级别】：硕士
【学位授予年份】：2006
【分类号】：TP333

【引证文献】