FT-Matrix处理器指令集与指令派发设计

发布时间：2020-06-07 20:08

【摘要】：FT-Matrix处理器是国防科技大学设计的一款高性能DSP,主要面向3GPP-LTE无线通信基带处理领域。采用VLIW结构,16/32位可变长类RSIC指令集,每周期最大流出10条指令。处理器的运算分为标量和向量两部分运算单元,标量单元负责简单的计算以及程序流控,向量单元内含有多个向量运算部件,提供主要的运算能力。每周期指令流出数增加和可变长的指令集,使得指令派发部件变得极为复杂。 为了设计出更高性能的指令派发部件,文章从应用程序仿真入手,以运算量的分析为依据从处理器体系结构的上进行功能部件的合并简化,然后从软硬两方面展开设计,一方面调整指令执行包格式,另一方面优化指令派发逻辑,最终完成了高性能指令派发部件的设计。 本文的研究成果主要包括以下几个方面: 首先,进行了针对3GPP-LTE基带处理系统的仿真,得到了整个基带处理系统的主要运算和各种操作运算量的统计,为处理器指令集体系结构的设计优化提供了依据。 接着,通过分析汇编器与派发部件硬件之间的关系,提出了用编译器时间换取硬件代价的方法。调整指令执行包的格式,将部分本应由硬件完成的逻辑交由汇编器在编译阶段完成,从而简化派发部件的硬件复杂度。 然后是优化设计了派发部件逻辑结构,使派发部件在处理指令并行信息的同时处理指令的目的功能单元的信息,从而提高了指令派发的并行度。这种并行的派发结构较传统的串行派发结构能缩短关键路径1/3以上,极大的提高了派发部件性能。分析了指令控制流水线中可能导致流水线暂停的几种情况,并给出了具体解决方法。 最后研究当前微处理器设计的主要验证方法策略,完成对FT-Matrix处理器派发部件的模块级、部件级验证,给出综合优化策略及结果。
【图文】：

图 1-4 TMS320C64X+的两种取指包图 1-5 程序在内核中的存储.4 跨边界派发技术传统 VLIW 体系结构指令包必须位于一个取指包内部。如 TMS320C62 处理器包边界对齐取指包。对于一个八流出的处理器，如果两个连续的执行包 EP1、EP别为 3 和 6 ，则 EP2 不能和 EP1 放在同一取指包内，即 EP2 必须放在下一个取指

图 2-3 执行包在存储器中的位置3 描述了多个执行包在存储器中的位置，其中括号中的内容含义如下的低 16 位，H16 表示 32 位指令的高 16 位，，16 表示 16 位指令，32 表色和阴影来区分相邻的两个执行包。2.3 FT-Matrix 的指令控制流水线Matrix 的指令控制流水线atrix 的流水线可以分为取指，译码，执行三个阶段，取指部分包括 PG, 码包括 DP，DC 两站，执行部分根据功能单元的不同包括 E1 到 E5 站图 2-4 流水线各个阶段图示
【学位授予单位】：国防科学技术大学
【学位级别】：硕士
【学位授予年份】：2010
【分类号】：TP332

【参考文献】

相关期刊论文 前1条

1 万江华;陈书明;;一种提高同时多线程VLIW处理器中取指单元吞吐率的方法[J];计算机工程与科学;2007年06期

相关博士学位论文 前3条

1 鲁建壮;单芯片多处理器关键技术的研究与实现[D];国防科学技术大学;2005年

2 万江华;基于超长指令字处理器的同时多线程关键技术研究[D];国防科学技术大学;2006年

3 阳晔;面向嵌入式处理器的代码压缩研究[D];浙江大学;2007年

相关硕士学位论文 前3条

1 赖明澈;数据并行协处理器体系结构的研究与实现[D];国防科学技术大学;2005年

2 段博海;银河飞腾DSP模拟验证平台的设计与实现[D];国防科学技术大学;2006年

3 刘胜;DSP高效片内二级Cache控制器的设计与实现[D];国防科学技术大学;2008年

本文编号：2701931