基于PowerPC体系结构X型微处理器整数单元的设计与实现

发布时间：2020-06-08 09:06

【摘要】：本课题是设计一款基于PowerPC体系结构的微处理器,重点针对整数单元进行设计与实现工作。整数单元是微处理器的核心运算单元,因此它的设计直接影响着整个系统的CPI和功耗指标。本课题的微处理器在结构上设计了两个并行的整数单元(IU1和IU2),这样可以同时处理两条整数指令。在综合考虑微处理器的性能和硬件消耗上,本文主要设计并实现了整数单元的几个重要模块:加法器、乘法器、除法器,并且对设计的电路进行了验证。 在分析设计这几个重点模块时,本文提出了一些针对算法或电路的优化。对于加法器的设计,本微处理器采用了超前进位加法器,并进行了级间进位的折衷处理,提高性能的同时兼顾了通用性。乘法器本文采用了改进Booth算法,在乘数编码时,我们采用多周期方式来实现,这样做在很大程度上简化了编码电路、部分积电路、以及压缩器电路,使版图的面积节省了70%,有效地折衷了性能和消耗。除法器的设计上,本文有别于其它微处理器,在硬件上设计了一款能够独立完成有符号和无符号除法指令的功能模块,每周期能够产生2位商,有效地提高了除法的运算能力。 论文的最后,通过模块级和系统级的两种验证方式,可以表明整数单元在500MHz主频下完全到达设计要求。
【图文】：

基于 PowerPC 体系机构 X 型微处理器整数单元的设计与实现的作用是把 3-2 压缩器产生的操作数进行最终的果。因此最终加法器是整合乘法运算结果的关用了前面章节介绍的超前进位加法器和进位选以更有效地减少延时。法器的原则是：在高位的处理单元，把进位为 ，，当低位的进位传播到高位时，再根据进位选择加法器的示意图。此加法器的延迟较小，但的硬件来计算 0 和 1 两种进位结果。因此，把相结合，只考虑在最高 8 位的两个子单元采用的结合两个加法器的优点，使整个单元的效率更

个输出是 Z1 到 Z5，ZN 是“hot one”。表 4.4 编码器输入-输出真值表3 A2 A1 编码位 Z Z1 Z2 Z3 Z4 0 0 0 0 0 0 1 0 0 0 0 1 +X 0 1 0 0 0 0 1 0 +X 0 1 0 0 0 0 1 1 +2X 1 0 0 0 0 1 0 0 -2X 0 0 0 0 1 1 0 1 -X 0 0 0 1 0 1 1 0 -X 0 0 0 1 0 1 1 1 0 0 0 1 0 0 根据表 4.4 给出的真值表，我们可以设计出电路结构，如下图：
【学位授予单位】：西安电子科技大学
【学位级别】：硕士
【学位授予年份】：2011
【分类号】：TP332

【参考文献】

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本文编号：2702849