高性能全冗余十进制乘法器的研究与设计
发布时间：2020-06-09 23:11
【摘要】：商业计算、生物医疗等领域对计算精度的要求不断提高,十进制算术运算系统逐渐成为研究的热点。硬件十进制乘法器是十进制算术运算系统的核心运算部件之一,因此对高性能十进制乘法器进行研究与设计具有重要意义。十进制乘法器由部分积产生、部分积压缩和最终积产生三个模块组成。论文对非冗余、冗余和全冗余十进制乘法器的算法和电路结构展开深入研究,设计了高性能的16×16-digit全冗余十进制乘法器。论文主要研究工作与成果包括以下几点:1.对基于不同BCD编码系统和乘数重编码方式的十进制部分积产生模块的算法原理与电路结构进行研究和设计,重点介绍了有符号基-10编码和基于冗余BCD编码的部分积产生算法,并对基于冗余XS-3编码的被乘数倍数产生电路进行了优化设计。2.对不同的部分积压缩结构进行研究与比较,提出了一种新的基于全冗余ODDS加法器的部分积压缩树并对全冗余ODDS加法器进行优化设计。全冗余ODDS加法器的压缩比为2:1,压缩效率高。基于全冗余ODDS加法器的部分积压缩树结构规整,易于大规模集成电路的实现。3.对条件推测性十进制加法器和ODDS-BCD编码转换模块进行研究和设计。全冗余十进制乘法器的最终积产生采用ODDS-BCD编码转换模块,ODDS-BCD编码转换模块由ODDS-BCD编码转换器和进位运算电路构成,本文对进位运算电路和ODDS-BCD编码转换器进行了优化设计,提高了编码转换效率。4.用Verilog HDL语言对非冗余、冗余和全冗余十进制乘法器进行描述,在Modelsim平台上进行仿真和验证,在TSMC 65nm标准CMOS工艺库下,通过Design Compiler进行综合,得到延时与面积数据。通过与现有的最具代表性的高性能十进制乘法器进行比较可知,本文设计的16×16-digit全冗余十进制乘法器综合性能优越。
【图文】：
的位权均为10，被传递至第(i+1)-digit，，用于第(i+1)-digit十进制全冗余加法的计算。左拆分项产生 和的逻辑表达式如式（4.12）到（4.16）所示，其对应的电路结构如图4.8所示[22]。10 3 3ii it a b (4.12)0 3 2 2 3 2 2 3 3 1 3 31 2 2 11' .( ) .( ) . . . . . .i i i i i i i i i i i i i i i it a a b b a b a b a a b a a b a (4.13)3 2 2 1 3 3 2 2 13 33 3 2 2 1 3 32 2 1( . . ).( ) ( . . ).( )( . ).( . ) ( . ).( . . )i i i i i i i i i i ii i i i i i i i i iz a b a a b a b a a ba b a b a a b a b a (4.14)2 3 3 3 1 31 2 22 2 3 1 3 1 3 3 3 32 2 1( . . . )( )( . ).( . . . ) ( . ).( . . )i i i i i i i i ii i i i i i i i i i i i iz a b a a b a a ba b a a b a b a a b a b a (4.15)1 3 3 1 2 2 3 3 1 2 2 3 31 2 22 2 3 3 1 2 2 3 31( . . ).( ) ( . . ).( ) ( . . ).( )( ).( . . ) ( ).( . . )i i i i i i i i i i i i i i i ii i i i i i i i i iz a b a a b a b a a b a b a a ba b a b a a b a b a (4.16)
DS 部分积经过 ODDS-BCD 编码转换模块的处理，最终产制 PPG 模块的电路，优化了全冗余 ODDS 加法器的电路冗余 ODDS 加法器的 17:1 十进制 PPR 树。同时改进了 O改进的并行前缀/进位选择树形运算单元快速产生编码转换编码转换的效率。产生电路的优化设计余十进制乘法器的 PPG 模块主要分为三个部分：（1）采 5 个倍数选择信号{ 1 , 2 , 3 , 4 , 5i i i i is s s s s }和 1 个符号位信号数正倍数[1X,5X]；(3)采用 5:1 数据选择器选择正确的被乘定是否需要按位取反；（4）通过增加一行额外的修正行部转换为 ODDS 编码。编码系统的设计。采用文献[24]中改进的 SD 基-10 编码系图 6.2 所示。
【学位授予单位】：南京航空航天大学
【学位级别】：硕士
【学位授予年份】：2018
【分类号】：TP332.22
本文编号：2705397
【图文】：
的位权均为10，被传递至第(i+1)-digit，，用于第(i+1)-digit十进制全冗余加法的计算。左拆分项产生 和的逻辑表达式如式（4.12）到（4.16）所示，其对应的电路结构如图4.8所示[22]。10 3 3ii it a b (4.12)0 3 2 2 3 2 2 3 3 1 3 31 2 2 11' .( ) .( ) . . . . . .i i i i i i i i i i i i i i i it a a b b a b a b a a b a a b a (4.13)3 2 2 1 3 3 2 2 13 33 3 2 2 1 3 32 2 1( . . ).( ) ( . . ).( )( . ).( . ) ( . ).( . . )i i i i i i i i i i ii i i i i i i i i iz a b a a b a b a a ba b a b a a b a b a (4.14)2 3 3 3 1 31 2 22 2 3 1 3 1 3 3 3 32 2 1( . . . )( )( . ).( . . . ) ( . ).( . . )i i i i i i i i ii i i i i i i i i i i i iz a b a a b a a ba b a a b a b a a b a b a (4.15)1 3 3 1 2 2 3 3 1 2 2 3 31 2 22 2 3 3 1 2 2 3 31( . . ).( ) ( . . ).( ) ( . . ).( )( ).( . . ) ( ).( . . )i i i i i i i i i i i i i i i ii i i i i i i i i iz a b a a b a b a a b a b a a ba b a b a a b a b a (4.16)
DS 部分积经过 ODDS-BCD 编码转换模块的处理，最终产制 PPG 模块的电路，优化了全冗余 ODDS 加法器的电路冗余 ODDS 加法器的 17:1 十进制 PPR 树。同时改进了 O改进的并行前缀/进位选择树形运算单元快速产生编码转换编码转换的效率。产生电路的优化设计余十进制乘法器的 PPG 模块主要分为三个部分：（1）采 5 个倍数选择信号{ 1 , 2 , 3 , 4 , 5i i i i is s s s s }和 1 个符号位信号数正倍数[1X,5X]；(3)采用 5:1 数据选择器选择正确的被乘定是否需要按位取反；（4）通过增加一行额外的修正行部转换为 ODDS 编码。编码系统的设计。采用文献[24]中改进的 SD 基-10 编码系图 6.2 所示。
【学位授予单位】：南京航空航天大学
【学位级别】：硕士
【学位授予年份】：2018
【分类号】：TP332.22
【参考文献】
相关期刊论文 前1条
1 王晓泾;崔晓平;王大宇;;Sklansky并行前缀加法器的优化设计[J];微电子学与计算机;2013年01期
相关硕士学位论文 前2条
1 董文雯;高性能冗余十进制乘法器的研究与设计[D];南京航空航天大学;2017年
2 王书敏;高性能并行十进制乘法器的研究与设计[D];南京航空航天大学;2016年
本文编号：2705397
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