多核处理器下三维片上存储结构研究

发布时间：2020-06-10 05:17

【摘要】：多核是当前微处理器体系结构的设计主流,但是目前面临严重的“存储墙”问题。随着片上核数和线程数的增加,访存成为芯片性能提高的瓶颈。三维集成电路技术是一种新的集成工艺,通过将多层硅片用硅片间通孔连接起来,可以提高芯片的硅片资源,缩短连线,用以降低访存延迟来解决“存储墙”问题。 基于三维集成电路技术,本文介绍了片上存储的逻辑结构、组织结构、电路结构、互连结构,深入分析了片上存储延迟、面积、功耗的建模方法。在总结目前已有的三维片上存储设计的基础上,指出了字线划分策略(3D DividedWordline,3DWL)和位线划分策略(3D Divided Bitline,3DBL)两种三维存储结构的不足,提出放松工艺约束条件的三维存储结构3DSC(3D Subcacheline)。在3D CACTI基础上扩展了3DSC的模拟工具3D SCACTI,对三种结构进行了评估。实验结果表明,在25nm 8MB的情况下,在不影响性能的前提下,极大拓展了Cache的设计空间。 同时针对三维片上存储模型3D CACTI在工艺支持和模型精度方面的不足,在CACTI5的基础上,提出了新的三维片上存储结构延迟、面积、功耗评估工具3D CACTI5。利用3D CACTI5,分析了不同三维存储结构设计的延迟行为特征,并分析出互连结构是性能改善最敏感的部分。提出一种方法用以评价不同三维存储结构的能耗,实验指出三维集成可以减小动态能耗,但会恶化静态能耗。实验表明三维集成电路技术可以用LSTP、LOP替代HP而获得相同的性能,同时减小能耗。实验指出三维集成电路技术可以降低对连线工艺发展的苛刻要求。利用3D CACTI5,可以根据设计目标选择不同的三维片上存储结构。 本论文深入分析了三维存储结构,并建立了三维片上存储模型。
【学位授予单位】：国防科学技术大学
【学位级别】：硕士
【学位授予年份】：2011
【分类号】：TP333

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本文编号：2705832