基于32位MIPS架构的双发射流水线逻辑设计

发布时间：2020-06-14 00:00

【摘要】： 中央处理器是驱动计算机技术和产业发展的动力,CPU的设计和制造技术是计算机产业乃至信息技术产业发展的基础。进行CPU相关的设计研发工作有着重大的学术意义和现实意义。而流水线技术是现代CPU设计的核心技术,是决定CPU运行效率的关键因素。 RISC是上世纪80年代发展起来的处理器设计新技术,它的出现对整个计算机界产生了深远的影响。RISC体系结构的重要特点是其便于利用流水线结构进行指令操作。MIPS是一个优秀的RISC版本,它的许多设计特点尤其适合流水线技术的运用,是一个非常适合CPU流水线设计的架构平台。 MIPS流水线的设计目标是要达到平均每个时钟周期完成一条指令,这就是流水线的极限速度。但由于流水线中指令相关等问题的存在,常常使流水线发生阻塞延迟,使得指令不能够在预定的时刻完成,因而无法达到极限速度的目标,更无法超越该速度。 为了进一步提高流水线的执行效率,超越流水线的极限速度,本文在对现有32位MIPS流水线进行研究的基础上,创新性地提出了基于32位MIPS架构的双发射流水线设计方案。运用该方案设计的流水线可以做到每时钟周期同时并行发射两条独立指令,同时执行。这样,可以使流水线的极限速度变为平均每周期完成两条指令,大幅提升了现有32位MIPS流水线的执行效率。 本文的主要工作内容如下: (1)对32位MIPS处理器的系统结构和MIPS现有的五级流水线结构进行分析,得出了MIPS流水线执行效率的瓶颈因素,并分析了进一步提高现有MIPS流水线执行效率的可行性。 (2)对基于32位MIPS架构双发射流水线的指令发射策略、控制相关处理和数据相关处理等流水线结构的重要问题进行深入研究,并得出了静态发射、优化编译指令序、第一流水线无延迟分支处理和双流水线四通道前向数据通路等一系列能够与32位MIPS架构相匹配的双发射流 【学位授予单位】：电子科技大学
【学位级别】：硕士
【学位授予年份】：2006
【分类号】：TP332;TP311.52

【图文】：

电子科技大学硕士学位论文=32'b0;=PC;NTROL_IF<={IADDRERROREXC,IADDRFILLEXC};delay)=MEMINST;=32'b0;NTROL_IF<=2'b0;-1 所示。

图 3-2 分支判断信号分支转移指令需要如下的控制信号：（1）BRANCH。控制信号 BRANCH 表示当前指令为跳转指令或者分支指令。（2）J。控制信号 J 表示当前指令为跳转指令。分支转移指令控制信号设置如下：always @(jINST or beqINST or RSEQRT or bneINST or bltzINST or RSLTZ or blezINSTor RSEQZ or bgtzINST or RSEQZ or RSLTZ or bgezINST)beginBRANCH<=jINST||(beqINST&&RSEQRT)||(bneINST&&!RSEQRT)||(bltzINST&&RSLTZ)||(blezINST&&RSEQZ)||(bgtzINST&&!(RSEQZ||RSLTZ))||(bgezINST&&!RSLTZ);J<=jINST;end

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本文编号：2711946