粗粒度动态可重构处理器中的高能效关键配置技术研究

发布时间：2020-06-15 16:05

【摘要】：相比于细粒度的FPGA,粗粒度动态可重构处理器(CGRA)是一种新型的可重构处理器架构。CGRA中的配置信息系统担负着对处理器中的核心模块——可重构处理单元进行配置和控制的任务,因此是整个可重构处理器设计中的重中之重。配置信息系统的设计目标为更低的配置存储、更低的配置延迟和更低的配置功耗。国内外的研究中一直致力于在以上三点取得突破,但并未取得完善的研究成果。本论文针对CGRA的配置信息系统中所面临的配置存储、配置延迟和配置功耗问题,提出了四项高能效配置技术和方法。首先,层次化的配置信息系统顶层设计方法中通过对配置信息进行层次化的组织,降低了配置信息系统的配置存储代价。该方法在加解密算法和H.264解码应用中可分别将配置信息量降低82.8%~93.6%和76.67%。相比于XPP-III可重构处理器中的高配置延迟,该方法可将配置延迟降低为总运行时间的4~13%。其次,阵列的行配置技术中通过以行为单位对阵列进行配置来降低阵列的配置延迟,并消除中间数据的存储代价和子图的配置代价。相比于基于阵列的配置技术,该技术可将阵列在加解密算法和H.264解码应用上的性能分别提升35.9%~42.4%和23.4%,能量效率分别提升16.8%~22.5%和16.7%。再其次,阵列的三维配置信息技术不仅可降低阵列由于完全动态重构所产生的高配置功耗,还可以支持阵列灵活的实现各类互联结构。相比于ADRES可重构处理器内的配置方案,该技术可将阵列配置功耗降低33.78%~43.77%,从而将总功耗降低11.83%~15.55%。最后,多层数据缓存结构及数据传输配置信息设计方法可有效的降低片上数据存储器空间。相比于XPP-III和ADRES,采用该方法,获得单位性能所需的片上数据存储器空间仅为23.8%和14.8%。上述四项配置技术已被应用于两款领域定制可重构处理器和正在应用于一款面向通用应用的可重构处理器的模拟器设计。多媒体可重构处理器REMUS_HPP在200 MHz的频率下可实现H.264格式高清分辨率视频30帧每秒的实时解码,能量效率是XPP-III的15倍。加解密可重构处理器REPROC在400 MHz的工作频率下运行128比特分组的AES算法时,吞吐率可达51.2Gbps,能量效率高于多核处理器架构两个数量级。
【学位授予单位】：清华大学
【学位级别】：博士
【学位授予年份】：2014
【分类号】：TP332
【图文】：

通用处理器、AS

可重构处理单元结构图

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本文编号：2714661