采用功率门控技术的静态低功耗SRAM设计

发布时间：2020-06-16 10:50

【摘要】： 随着SOC技术的发展,电池供电的便携式电子产品得到了广泛应用。便携式电子产品应用功能的日益增多,导致SRAM存储器所占的芯片面积越来越大。器件特征尺寸的减少,使得静态功耗在电路总功耗中所占比例越来越大,芯片功耗的大小直接影响到电池的使用时间,因此,研究SRAM低功耗技术具有很强的现实意义。本文首先分析了CMOS电路的功耗来源和SRAM存储器的工作原理,然后采用SMIC 130nm工艺,设计出了一个上拉比q为2/3、下拉比r为3/2的六管SRAM存储单元,并以此为基础设计出了一个数据端口为16位的、常规8K位的SRAM存储器。鉴于130nm工艺下SRAM静态功耗主要来源于亚阈值漏电,且存储器的I/O端口为16个,本设计将同一行中相邻的每16个单元组成一个块,采用行地址与列地址译码信号共同控制门控管的功率门控技术,对每个块都进行门控,存储器每进行一次读或者写操作,只开启相应地址的一个块,没被选中的块都处于休眠状态,以此来最大程度的降低SRAM的静态功耗。然后根据块,设计出一个数据端口为16位的、存储容量为8K位的静态低功耗SRAM存储器,并画出了一个SRAM存储单元和一个块的版图,通过了DRC和LVS验证。为了验证设计功能的正确性并与常规8K位SRAM存储器进行静态功耗比较,分别用软件Nanosim和Hspice进行了仿真。仿真结果表明:在时钟频率为100MHZ下的数据访问时间约为0.99ns,存储器静态电流约为7.9μA,静态功耗约为9.5μW,相比常规设计下的8K位SRAM存储器,牺牲性能约为2%,面积增加约为6%,获得了42%的静态功耗节省。
【学位授予单位】：哈尔滨工业大学
【学位级别】：硕士
【学位授予年份】：2009
【分类号】：TP333
【图文】：

示意图,动态功耗,示意图,次线性

为电路电容充放电时的功耗，Pshort为电路S 晶体管对同时导通的瞬间；Pleak为漏电~8]。itch与电路的供电电源 Vdd呈二次方的关系次线性关系，动态功耗示意图如下所示。

漏电流,静态功耗

图 1-2 漏电流的主要构成[13]Figure 1-2 Main items of leakage currents动态功耗与静态功耗在电路中所占总功耗的比例大小，随集成电路制造发展而变化。集成电路未进入深亚微米工艺以前，动态功耗在电路的总占据主要地位，当制造工艺进入深亚微米后，静态功耗在总功耗中的比增加[14]。具体来说，0.18μm 及以上的工艺中动态功耗是主要考虑因素0.13μm 及以下的工艺中静态功耗问题在 IC 设计中已成为不可忽略的因进入 90nm 后，静态功耗在总功耗的比例已经接近 1/3[15]，到 65nm 工芯片的静态功耗将超过动态功耗，成为电路总功耗的决定因素[14]。65n以前，电路的静态功耗的大小主要决定于亚阈值漏电流的大小，即决定极电压小于晶体管阈值电压时，漏极到源极的电流的大小[16]。亚阈值 Ileak是由弱反型晶体管中源极和漏极之间的扩散引起的[17],亚阈值漏电晶体管阈值电压 Vth的减少而呈指数增加，所以通过提高阈值电压可以

【参考文献】