基于USB2.0的配置接口电路软硬件设计与实现

发布时间：2020-06-19 19:59

【摘要】： 随着片上系统(SOC,System On Chip)时代的到来,包括复杂可编程逻辑器件(CPLD,Complex Programmable Logic Device)和现场可编程门阵列(FPGA,Field Programmable Gate Array)的可编程逻辑器件,具有系统内可再编程的独特优点,应用越来越广泛。这也给用于可编程逻辑器件编程的配置接口电路提出了更高的要求。目前,配置接口电路大致分为两类,一是基于并口的,二是基于USB接口的。后者由于其更高的下载速率和使用的方便性在性能上有明显的优势。但是,由于其价格相对昂贵,并且PLD(Programmable Logic Device)厂商对其知识产权严格保密,使得基于USB接口的配置电路应用受到很大限制,同时也加大了自行对其进行开发设计的难度。本论文研究了基于IEEE1149.1标准的USB下载接口电路的设计及实现。在充分理解IEEE1149.1标准和USB技术原理的基础上,针对Altera公司专用的USB数据配置电缆USB-Blaster,对其内部工作原理进行分析,作者完成了USB下载接口电路的完整软硬件设计,实现了对Altera系列PLD的配置功能。不同于目前已开发的USB下载接口电路,本论文所设计的下载接口电路的目标是要能被Altera的集成开发环境QuartusII所兼容。现有的USB下载接口电路设计一般需要在主机端另行设计软件来控制与下载接口电路及目标器件之间的通信和数据传送,但是这样不仅烦琐,而且可能由于PC机的操作系统的不同影响兼容性。本文讨论的USB下载接口电路被验证能在Altera的QuartusII开发环境下直接使用,无须在主机端另行设计通信软件,其兼容性较现有设计有所提高。和传统的基于PC并口的下载电缆相比,本设计的USB下载接口电路具有支持热插拔、体积小、便于携带、降低对PC硬件伤害、编程速度快等明显优点。从成本来看,本设计的USB下载接口电路与其同类产品相比有较强的竞争力
【学位授予单位】：电子科技大学
【学位级别】：硕士
【学位授予年份】：2007
【分类号】：TP334.7
【图文】：

边界扫描测试,芯片

1.1.2 边界扫描技术的特点和优势图1-1 支持边界扫描测试的芯片内部结构边界扫描技术的核心是在芯片引脚和芯片内部逻辑之间（即集成电路的边界）增加附加的扫描单元，如图 1-1 所示。通过边界扫描单元来控制和观察芯片引脚的状态，因此被称为边界扫描测试。它接口简单，稳定可靠，仅仅使用四根或五根JTAG 总线（TMS、TCK、TRST、TDI 和 TDO），不必借助针床、示波器等其他设备即可实现对电路的测试。它不仅能测试集成电路芯片的输入/输出引脚的状态，而且能够测试芯片内部工作情况以及芯片之间互连的开路和短路故障。它对芯片引脚的测试可达到 100%的故障覆盖率，且能实现高精度的故障定位。由于它是一个国际化的标准，有很强的通用性，因此各公司生产的带有 JTAG 接口的芯片均可以组成一个数字系统。同时，相比传统的方法，JTAG 减少了产品的测试时间

控制传输

- 7-图2-1 控制传输的三个阶段控制传输是 USB 系统用来配置设备并对其进行控制的传输方式。设计者也可以根据需要来利用这种方式。每个 USB 设备都有一个缺省的控制传输管道（端点 0），用于接受主机 USB 系统的控制命令。一次控制传输一般由三个阶段组成，如图 2-1 所示。在设置阶段（SETUP Stage），主机向设备发出一个设置（SETUP）事务传输，规定主机所要求的操作。接下来是数据阶段（DATAStage），由若干个数据事务传输组成。传输的方向和数据内容由 SETUP 封包规定。最后是状态阶段（STATUS Stage）。它由一个状态事务组成，设备返回传输是否成功的状态信息。由于在通常情况下一个 USB 系统需要与多个端点进行各种传输，那么就会关心如何为这些不同的传输分配带宽。USB 会在每帧都留有一定的时间用于控制传输

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