32位高速加法器设计

发布时间：2020-06-24 18:31

【摘要】： 加法器是一种基本的数字运算电路,经常使用在数字电路的关键路径中。因此,高性能加法器的设计对数字设计尤为重要。 针对高速电路设计,完全基于标准单元库的设计受限于标准单元库,不能提供满足设计要求性能的单元。完全基于全定制设计的数字电路虽然规模大、设计时间长,效率较低,但对性能的提高却非常明显。对于高性能设计,本文选择全定制设计方法来提高加法器的性能。 本文从研究加法器的基本算法着手,分析和比较了传统加法器的算法和几种前置进位算法结构。基于对子模块的算法研究和结构分析,以及对各个模块单元进行晶体管级的设计,本着尽可能提高加法器运算速度的原则,给出了六种基于不同算法的前置进位加法器优化结构。选择性能较好的HC结构,克服动态电路结构不对称的困难,完成版图优化设计。 在时序控制的角度方面,研究了提高加法器性能的方法。在研究了前置进位加法器的算法和结构基础上,又对多米诺电路的时钟控制技术进行深入的分析。提出了前置进位结构和自定时时钟控制相结合的设计方法,设计出的32位多米诺加法器能够有效的提高时钟使用率。 本文基于TSMC0.18um工艺,使用多米诺逻辑和自定时技术,以高速运算作为设计目标设计了一个32位的高速CMOS加法器。在对关键路径的HSPICE仿真中,加法器的最大延时为970ps,约为相同工艺下13倍FO4的延时,时钟频率达到1GHz。同时,本文使用verilog-XL编写测试向量,对加法器进行完全仿真测试,确保了逻辑功能的正确性。
【学位授予单位】：沈阳工业大学
【学位级别】：硕士
【学位授予年份】：2009
【分类号】：TP332.2
【图文】：

沈阳_上业大学硕十学位论文在上面的整体电路中，两组犯位加数和被加数由最左端输入。向右依次经进位信号产生器、前置进位树、求和逻辑，最后经过后端输出寄存器从右侧输出的加法和。.6.2Sklansky加法器的电路设计

图4.18Ladner-Fiseher加法器电路图Fig.4.18Ci代uitofLadner一Fiseheradder.7各种前置进位加法器的仿真结果及分析加法器作为一种数字运算电路，除了要进行性能仿真，还要对逻辑功能进行验确定其实现了想要达到的运算功能。7.1功能仿真对于类似加法器这种复杂的数字电路，功能验证是一项十分艰巨的任务。如SPICE进行仿真，则需要相当长的运行时间。由于要遍历所有可能的输入信，激励信号的编辑也非常困难。36

【参考文献】

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1 陶智德,林涛,林争辉;32位高速复合加法器设计[J];电子工程师;2004年11期

2 赵冰,仇玉林,黑勇;异步集成电路标准单元的设计与实现[J];电子器件;2005年02期

3 吴艳;罗岚;;基于修正ANT逻辑高速树形32 BitCarry Lookahead加法器[J];电子器件;2006年02期

4 张亮,陈祺欣,鲁则瑜,程君侠;一种基于Skewtolerant Domino的新型高速加法器[J];复旦学报(自然科学版);2005年01期

5 赵冰,黑勇,仇玉林;一种新型异步数据通路性能分析方法[J];固体电子学研究与进展;2004年03期

6 谢莹,陈琳;16位超前进位加法器的设计[J];合肥工业大学学报(自然科学版);2004年04期

7 詹文法,马俊,谢莹,黄玉;多位快速加法器的设计[J];合肥工业大学学报(自然科学版);2005年10期

8 孙旭光,毛志刚,来逢昌;用于高速运算单元的时钟延迟动态多米诺逻辑电路的设计[J];微处理机;2002年04期

9 王礼平,王观凤;超前进位加法器混合模块延迟公式及优化序列[J];微电子学与计算机;2005年01期

10 袁波;李树荣;姚素英;赵毅强;张生才;;一种8位单片机中ALU的改进设计[J];微电子学与计算机;2006年04期

本文编号：2728209