基于FPGA的8051单片机IP核设计及应用

发布时间：2020-06-27 06:45

【摘要】： 单片微型计算机(单片机)是将微处理器CPU、程序存储器、数据存储器、定时／计数器、输入／输出并行接口等集成在一起。由于单片机具有专门为嵌入式系统设计的体系结构与指令系统，所以它最能满足嵌入式系统的应用要求。Intel公司生产的MCS-51系列单片机是我国目前应用最广的单片机之一。随着可编程逻辑器件设计技术的发展，每个逻辑器件中门电路的数量越来越多，一个逻辑器件就可以完成本来要由很多分立逻辑器件和存储芯片完成的功能。这样做减少了系统的功耗和成本，提高了性能和可靠性。FPGA就是目前最受欢迎的可编程逻辑器件之一。IP核是将一些在数字电路中常用但比较复杂的功能块，设计成可修改参数的模块，让其他用户可以直接调用这些模块，这样就大大减轻了工程师的负担，避免重复劳动。随着FPGA的规模越来越大，设计越来越复杂，使用IP核是一个发展趋势。本课题结合FPGA与8051单片机的优点，主要针对以下三个方面研究： (1)FPGA开发平台的硬件实现选用Xilinx公司的XC3S500E-PQ208-4-C作为核心器件，采用Intel公司的EEPROM芯片2816A和SRAM芯片6116作为片内程序存储器，搭建FPGA的硬件开发平台。 (2)用VHDL语言实现8051IP核分析研究8051系列单片机内部各模块结构以及各部分的连接关系，实现了基于FPGA的8051IP核。主要包括如下几个模块：CPU模块、片内数据存储器模块、定时／计数器模块、并行端口模块、串行端口模块、中断处理模块、同步复位模块等。 (3)基于FPGA的8051IP核应用用所设计的8051IP核，实现了对一个4×4键盘的监测扫描、键盘确认、按键识别等应用。
【学位授予单位】：太原理工大学
【学位级别】：硕士
【学位授予年份】：2007
【分类号】：TP368.11
【图文】：

IOB简图

减法,加法,仿真图,部分积

;此时得到的结果res_3_o(4)即半进位位;resolt_bl(8)就是进位位。而运算结果是否溢出，则由res_6_4(3)与res_8_7(l)异或得到。图4一4是该加法(减法)器在Mode1Sim上的仿真图。图4一4加法(减法)器仿真图Figure4一 Adder(Subtracter)SimulateDiagram.乘法器乘法器的实现使用了“部分积右移法”。将被乘数置于寄存器b中，乘数则从累加器ACC中移入辅助寄存器mda，还有一个辅助寄存器耐b被赋初值“00000000”。先看乘数最低位mda(O)，如果mda(O)=‘1’，则部分积sum<=(‘O’&mdb)+(‘O’&b);也即sum=(‘O’&mdb)。如果mda(O)=’o’，则部分积sum<=‘O’&mdb:38

【参考文献】