众核体系结构下单核的设计与优化

发布时间：2020-06-28 12:10

【摘要】： 单处理器性能的提高在主频、结构、功耗等方面都遇到了明显的障碍,提高并行性是改善处理器性能的基本方法,所以多核处理器的出现是必然结果。随着工艺水平的提高,处理器规模的增大,处理器的功耗也明显增加,功耗效率也成为评价处理器性能的标准之一。众核或多核体系结构处理器设计时单核的复杂度的问题是设计所要考虑的一个方面。在提高并行时采用传统指令级并行技术组织发射度更宽的超标量结构,采用激进的指令和数据预测,数据相关时采用动态调度算法,使得单核面积增加,单个晶体管的效率降低,只能增加单应用内的性能且性能很容易达到极限。所以在本文设计中考虑使单个晶体管的作用发挥到最大,最初单核采用的是顺序单发射8级流水,静态跳转预测方法。流水线中出现的数据相关,采用阻塞流水线方式。性能测试后定点指令的IPC为0.3左右,效率较低。针对这种情况,在结构中加入了FORWARD逻辑,使IPC增加到0.5。在实现FORWARD逻辑的RTL代码时优化时延,使其满足设计的要求。同时针对浮点运算单元加入定向技术,使小核的整体性能提高。而且为扩展处理器的性能,增加非对齐访存指令。在小核中实现了两条类似MIPS指令中的原子指令LL/SC解决核间同步的问题。最后通过验证平台的搭建,根据两种模拟器的比较进行结果的验证,保证处理器设计的准确性和实用性。
【学位授予单位】：吉林大学
【学位级别】：硕士
【学位授予年份】：2008
【分类号】：TP332
【图文】：

小核顶层模块

图 3..4 译码过程3.2.3 执行级和写回级执行单元流水线划分为四级，根据浮点乘法完成的拍数为 4 拍确行单元其他功能部件完成的时间也为 4 拍。由于定点 ALU 运算很快拍完成 。为了保证顺序写回寄存器，在出现例外时保护现场，所以部件产生结果后也要使用三个寄存器来存储结果。其他功能部件也类由于除法部件完成的周期数是由除数和被除数（浮点数根据精度）决所以执行时在第三拍进行迭代时产生 stall 信号，使整条流水线保持的指令执行，直到除法计算完成。在 l0_icache 没有命中,l0_dcache 没中,通过 crossbar 和其他部件通信时流水线都会被 stall 住。功能部件用如下：定点 ALU：实现定点加减、移位和与或非等逻辑运算；采用

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1 刘玉苹;众核体系结构下单核的设计与优化[D];吉林大学;2008年

本文编号：2732995