DDR2控制器IP的设计与FPGA实现

发布时间：2020-06-30 11:48

【摘要】： DDR2 SDRAM是目前内存市场上的主流内存。除了通用计算机系统外，大量的嵌入式系统也纷纷采用DDR2内存，越来越多的SoC系统芯片中会集成有DDR2接口模块。因此，设计一款匹配DDR2的内存控制器将会具有良好的应用前景。 论文在研究了DDR2的JEDEC标准的基础上，设计出DDR2控制器的整体架构，采用自顶向下的设计方法和模块化的思想，将DDR2控制器划分为若干模块，并使用Verilog HDL语言完成DDR2控制器IP软核中初始化模块、配置模块、执行模块和数据通道模块的RTL级设计。根据在设计中遇到的问题，对DDR2控制器的整体架构进行改进与完善。在分析了A l t e r a数字PHY的基本性能的基础上，设计DDR2控制器与数字PHY的接口模块。搭建DDR2控制器I P软核的仿真验证平台，针对设计的具体功能进行仿真验证，并实现在A l t e r a St r a t i x I I G X 9 0开发板上对DDR2存储芯片基本读/写操作控制的FPGA功能演示。 论文设计的DDR2控制器的主要特点是： 1.支持数字PHY电路，不需要实际的硬件电路就完成DDR2控制器与DDR2存储芯片之间的物理层接口，节约了设计成本，缩小了硬件电路的体积。 2.将配置口从初始化模块中分离出来，简化了具体操作。 3.支持多个DDR2存储芯片，使得DDR2控制器的应用范围更为广阔。 4.支持DDR2的三项新技术，充分发挥DDR2内存的特性。 5.自动DDR2刷新控制，方便用户对DDR2内存的控制。
【学位授予单位】：合肥工业大学
【学位级别】：硕士
【学位授予年份】：2009
【分类号】：TP333
【图文】：

率 100/133/166/200MHz 200/2率 100/133/166/200MHz 100/1输率 200/266/333/400MHz 400/5设计 2bit 度 2，4，8 量 最多 4 个 最迟 1.5，2，2.5 3脉冲 单数据选取脉冲 差分数压 2.5V TSOP 量 大 可以看出，在同一核心频率（内部存储单元阵列率（总线频率）是 DDR 的两倍。这是因为 DDR2然 DDR2 和 DDR 一样，都在时钟的上升沿和下令预读取能力是 DDR 的两倍，因此，在相同的核心率是 DDR 的两倍。举例来说，当核心频率为 100M率为 100MHz，DDR 的数据传输速率为 200MHz，率为 400MHz，如图 1-3 所示。

- 10 -图 2-1 512MbDDR2 存储芯片的内部结构 SDRAM 的状态机 可以实现多种操作，包括：初始化（Initialization）、空闲（MRS，Mode Register Set）、刷新（Refresh）、自刷新（Serecharge）、激活（Activate）、读/写操作（Read/Write）和9]。要使这些操作按照严格的时序要求，彼此之间进行转实现控制，DDR2 的状态机见图 2-2。

【引证文献】

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本文编号：2735268