基于层间冷却的三维多核微处理器热量控制关键技术研究
【学位授予单位】:国防科学技术大学
【学位级别】:博士
【学位授予年份】:2016
【分类号】:TP332
【图文】:
图 1.1 Intel 产品 C4004 与 Xeon Phi 的封装和内核视图流水线技术(Pipeline)将指令执行过程细分,进而由不同功能部件完成,可以大幅提高微处理器内部不同功能部件的利用率,并容许微处理器的时钟频率提升,从而提高微处理器的处理能力。标准意义的流水线技术最早应用到 Intel 的80486 处理器中,其流水线级数为 5 级,时钟频率为 100MHz[4]。随后,流水线级数和时钟频率都不断攀升,在 Intel 推出的 Pentium IV 系列中,一款名为 Prescott的微结构的流水级数达到了峰值的 31 级,时钟频率达到 3.8GHz[5]。但越来越高的流水线级数,在带来时钟频率和性能提升的同时,分支预测失败带来的代价也会增大,其功能部件的实际利用率反而会下降,而过高的时钟频率带来的高功耗、高热量等问题也会更加严重。因此,随后的微处理器流水线级数一般都在 16 级左右,时钟频率也不再提升[6]。多核心技术(Multi-Core)在一个芯片内集成两个或以上的处理核心,可以并行处理多个任务程序,从而使微处理器处理能力能够成倍提高。2001 年,IBM 推出的 Power 4 处理器作为首个具有双核心的微处理器[7]。随后,多核微处理器所集成的处理核心数量越来越多。2015 年,由江南计算技术研究所推出的 SW26010 处理器就集成了 4 个主处理核心和 256 个从处理核心[8]。在微处理器时钟频率提升受
国防科学技术大学研究生院博士学位论文之间通信交互,从而大大降低了全局连线的长度,进理器性能的制约。在全芯片电路总面积 A 不变的情况可由 2 A减小到 2A/n,其中 n 为三维集成堆叠层数[电路中互连线长度的降低不仅可以带来微处理器执行低互连线寄生电阻和电容,进而降低整体电路的功耗处理器的另一大促进在于各芯片层具有一定独立性,了新的可能。各芯片层可以分别制造并进行测试,最层集成到一起,从而避免一次性制造全芯片所面临的路制造的良品率。同样,不同尺寸、工艺或材料的芯集成到一起,组成具有多种功能的所谓超级芯片(Su微机电系统芯片(Micro-ElectroMechanical System,M芯片、光电模块芯片和自旋电子模块芯片等[17]。
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