基于9管单元的高读稳定性低静态功耗存储器设计

发布时间：2020-07-05 05:33

【摘要】： 随着半导体技术的不断发展,工艺特征尺寸不断缩小,芯片逐渐进入纳米阶段,静态功耗在总功耗中的比例迅速增加。同时工作电压的降低,随机掺杂导致的阈值电压变化增大,给SRAM(static random access memory)的读写稳定性也带来了挑战。本文即针对130nm工艺下存储器的读稳定性和静态功耗问题进行了分析和设计。本文首先对静态低功耗技术和稳定性技术做了介绍,然后对9管存储单元的结构、原理和性能做了深入的研究,由理论分析及仿真对其尺寸进行了优化和确定。并通过与传统的6管单元在相关性能上的比较阐述了其在静态功耗和读稳定性上的优点,得到了9管单元的噪声容限比传统6管单元提高了1倍左右,静态功耗降低了20%左右的结论。接下来介绍了SRAM存储器的整体设计思路及其工作原理,确定了所需外围电路的种类并对SRAM存储器整体结构做了相应规划。本文以9管存储单元为核心设计了一个8k容量的SRAM。具体结构包括存储单元阵列;地址译码电路;灵敏放大电路;位线充电电路和行、列选择电路等。主要对译码电路,灵敏放大电路进行了结构及低功耗设计。同时针对9管存储单元特殊的读写时序控制要求设计了行选择器。本文设计的以9管存储单元为核心的8k SRAM的静态功耗,比以6管单元为核心的存储器的静态功耗降低了15%左右;工作频率为100MHz,读取时间约1.3ns。而对灵敏放大器、译码电路以及预充电路的低功耗设计也起到了降低总功耗的作用。
【学位授予单位】：哈尔滨工业大学
【学位级别】：硕士
【学位授予年份】：2010
【分类号】：TP333

【引证文献】