密码嵌入式微处理器设计与实现研究

发布时间：2020-07-05 16:15

【摘要】：在密码系统芯片中,嵌入式微处理器本身不具有密码安全功能,其一般都是通过外部总线挂接硬件协处理器来完成相应的加速引擎。由于外部总线数据传输速率远低于处理器内部总线,数据传输的通信成本将大大降低密码服务效率。本文基于ARMv4T架构提出了一种密码嵌入式微处理器设计方案,通过扩展专用指令集增强嵌入式微处理器的密码安全功能,从最底层为用户提供个性化密码服务,使得密码服务效率大大提高。 本文主要有以下贡献: 1、参照ARM9微处理器模型,设计并实现了一款基于32位ARM指令集的嵌入式微处理器,为密码嵌入式微处理器设计提供了扩展基础平台。 2、针对嵌入式微处理器的特殊应用环境,提出了一种新的分支预测方案。研究表明,该方案硬件开销小、预测效率高、预测失效代价低。 3、针对Radix-4 Booth编码乘法器,提出了一种完全消除部分积生成时加法运算的方法,有效地减小了关键路径延迟和芯片资源消耗。 4、针对速度和面积两大性能指标,提出了一种基于可变执行周期的多周期乘法器结构,既保持了多周期乘法器的性能优势,又减少了乘法指令的平均执行周期。 5、通过特殊功能寄存器控制方式设计了一种安全存储方案,为重要数据的存储保护提供了有效机制,可以软件配置存储保护区域的起始地址、区域大小和访问权限。 6、通过扩展密码协处理指令集控制方式设计了一种密码功能扩展方案,为特定密码算法的数据加解密提供了协处理加速引擎。
【学位授予单位】：解放军信息工程大学
【学位级别】：硕士
【学位授予年份】：2011
【分类号】：TP332
【图文】：

信息工程大学硕士学位论文入到 CP14 协处理器的流水线中，扩展的密码协处理指令集可以直接对密码协处理块进行控制，高效执行密码服务。在没有使用密码协处理指令集时，crypto_arm 和 ARM9 嵌入式微处理器没有区别。采用哈佛结构的指令缓存(icache) 和数据缓存(dcache)，使得取指令与取数据可以行，避免了 load/store 类指令的结构相关问题。同时，采用统一编址的主存设计，避佛结构微处理器不能指令代码自修改的弊端。

图 2.1 crypto_arm 逻辑体系结构 嵌入式微处理器模型T 架构包括多种系列的嵌入式微处理器，crypto_arm 选择了 ARM，实现了其 32 位的 ARM 指令系统，支持协处理器指令，不支持 1ARM9 以经典的五级流水线，哈佛结构的缓存设计，在低功耗和性能。 流水线结构具有五级流水线，分别为取指(IF)、译码(ID)、执行(EX)、访存(ME将指令的执行过程分配到五个时钟周期完成，流水线中理想状态个流水段执行一条指令的一个子过程，即每个时钟周期同时有 5了时钟运行频率以及并行处理数据的能力。ARM9 流水线结构如

【参考文献】

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本文编号：2742834