嵌入式计算机可测试性设计
发布时间:2020-07-08 07:12
【摘要】: 基于边界扫描测试技术的故障诊断突破了传统的管脚接触式检测理论和手段,可以解决其他技术无法完成的超大规模集成电路的测试问题,可以解决新型电子装备中含可编程超大规模集成电路器件(CPLD及FPGA)、微处理器和数字信号处理器(DSP)等器件的电路板的板级测试和系统级测试问题,边界扫描测试技术已成为可测试性设计[1]应用最为广泛的技术之一,并形成了一系列的国际标准。IEEE std 1149.1-1990作为边界扫描的第一个协议,主要目的是板级互连测试、芯片本身的测试和电路正常动作的动态观察和修改。 本文以科研项目《嵌入式计算机可测试性设计和测试支撑平台》为背景,在总结目前测试技术发展状况的基础上,对1149.1协议增加寻址能力,采用层次化结构来支持系统级测试,并对边界扫描测试技术及其系统级实现进行了详细的研究和阐述。本论文内容主要包括: 1.简单介绍可测试设计技术的主要研究内容,归纳可测试性设计的主要优点和实现方法。 2.详细介绍应用最广泛的可测试性设计技术--边界扫描测试技术的主要思想、基本结构,并对它的可测试性机制实现方法进行深入探讨。 3.介绍了国际最新测试技术SJTAG的优点及其软硬件结构。 4.重点介绍支持SJTAG的边界扫描测试系统的开发。首先介绍该系统的硬件部分-扫描端口多路复用器的实现,然后详细阐述了测试软件的整体架构,以及各个功能模块的设计与实现,以及对现有测试故障判断模型的改进。测试软件的主要功能模块包括:电路板的设计描述文件解析模块,测试向量生成模块,测试配置模块,测试向量加载和器件状态控制模块,故障分析和定位模块、用户界面模块等。该软件系统能够对实现了边界扫描可测试性机制的嵌入式计算机进行测试,并支持国际标准的向量格式-SVF,具有极大的通用性。
【学位授予单位】:复旦大学
【学位级别】:硕士
【学位授予年份】:2009
【分类号】:TP368.11
【图文】:
嵌入式计算机可测试性设训断开,测试向量以及测试响应向量从TDI到TDO串行移位;当IC处于正状态时,输入输出信号自由通过边界扫描单元,从正常数据输入端(I叩ut常数据输出端(outpL,t)。各边界扫描单元(BSC)以串行方式连接成扫描链,既可以通过扫描输测试矢量以串行扫描的方式输入,对相应的管脚状态进行设定,实现测试加载;也可以通过扫描输出端将系统的测试响应串行输出,进行数据分析与可见,边界扫描技术不仅可测芯片或PCB的逻辑功能,还可以测试ICPCB之间的连接是否存在故障。测试数据流
}汉入式计算机可测试性设训图2一2边界扫描测试结构为了完成测试功能,相互连接的边界扫描单元必须具有数据移位、数据更新(将Bsc上信息加载到相应的管脚上)、数据捕获(将管脚信息存储在相应Bsc上)等功能。 IEEEI149.1标准中规定TAP测试存取端口为4(或5)线端口,其中:TcK(测试时钟输入):TcK信号控制各集成电路的边界扫描结构同步并独立地工作。它控制测试指令和测试数据进入寄存器单元及从寄存器单元输出。从TDI管脚移进寄存器的数据必须在TCK时钟脉冲的上升沿进行,从寄存器中移出的数据必须在TCK时钟的下降沿进行。TMs(测试模式选择):TMS端口接收边界扫描测试控制器的控制信号,并在测试时钟脉冲TCK的上升沿被采样,所得的逻辑信号由TAP控制器解释,产生芯片内部测试所需的控制信号,控制测试操作的进行。TDI(测试数据输入):测试指令或测试数据在TCK测试时钟脉冲的上升沿串行移入TDI。TDO(测试数据输出):测试指令和其他测试(响应)数据在TCK测试时钟脉冲的下降沿串行移出TDO。TDO的信号是在TCK的下降沿开始输出的。TRST(测试复位):TRST是一个可选的测试线
嵌入式计算机可测试性设训可采用图2一10所示的结构,采用二组(或)多组模拟测试总线来分别实现测试。TMSTCKTTTO!丁 OCCCCC下O!丁DCCCCC丁 O!TOCCCCCTDITOCCCeeeq.ZV门 ngeee丁00A下‘laATZaATlbATZb图2一10采用二组模拟测试总线的板级扫描链结构图目前 IEEE1149.4标准的芯片比较少,主要有Panasonic等公司的MNABST一l和KLIC芯片、 NationalSemieonduetor公司的SCANSTA400芯片,可以利用这些芯片进行板级的模拟电路可测性设计【26}。(5)其他一些应注意的问题【27].在PCB设计规划时应尽可能将数字量和模拟量电路在物理位置上分离。这是因为模拟电路测试,还存在很多不成熟的地方。而边界扫描技术对数字部分儿乎能!00%的覆盖。.对于高速的JTAG应用,如SDRAM测试、FLASH编程等,TCK的速度高于10MHz,建议使用一个阻抗匹配的RC网络端接(通常采用60一!00。的电阻和100PF的电容串接
本文编号:2746252
【学位授予单位】:复旦大学
【学位级别】:硕士
【学位授予年份】:2009
【分类号】:TP368.11
【图文】:
嵌入式计算机可测试性设训断开,测试向量以及测试响应向量从TDI到TDO串行移位;当IC处于正状态时,输入输出信号自由通过边界扫描单元,从正常数据输入端(I叩ut常数据输出端(outpL,t)。各边界扫描单元(BSC)以串行方式连接成扫描链,既可以通过扫描输测试矢量以串行扫描的方式输入,对相应的管脚状态进行设定,实现测试加载;也可以通过扫描输出端将系统的测试响应串行输出,进行数据分析与可见,边界扫描技术不仅可测芯片或PCB的逻辑功能,还可以测试ICPCB之间的连接是否存在故障。测试数据流
}汉入式计算机可测试性设训图2一2边界扫描测试结构为了完成测试功能,相互连接的边界扫描单元必须具有数据移位、数据更新(将Bsc上信息加载到相应的管脚上)、数据捕获(将管脚信息存储在相应Bsc上)等功能。 IEEEI149.1标准中规定TAP测试存取端口为4(或5)线端口,其中:TcK(测试时钟输入):TcK信号控制各集成电路的边界扫描结构同步并独立地工作。它控制测试指令和测试数据进入寄存器单元及从寄存器单元输出。从TDI管脚移进寄存器的数据必须在TCK时钟脉冲的上升沿进行,从寄存器中移出的数据必须在TCK时钟的下降沿进行。TMs(测试模式选择):TMS端口接收边界扫描测试控制器的控制信号,并在测试时钟脉冲TCK的上升沿被采样,所得的逻辑信号由TAP控制器解释,产生芯片内部测试所需的控制信号,控制测试操作的进行。TDI(测试数据输入):测试指令或测试数据在TCK测试时钟脉冲的上升沿串行移入TDI。TDO(测试数据输出):测试指令和其他测试(响应)数据在TCK测试时钟脉冲的下降沿串行移出TDO。TDO的信号是在TCK的下降沿开始输出的。TRST(测试复位):TRST是一个可选的测试线
嵌入式计算机可测试性设训可采用图2一10所示的结构,采用二组(或)多组模拟测试总线来分别实现测试。TMSTCKTTTO!丁 OCCCCC下O!丁DCCCCC丁 O!TOCCCCCTDITOCCCeeeq.ZV门 ngeee丁00A下‘laATZaATlbATZb图2一10采用二组模拟测试总线的板级扫描链结构图目前 IEEE1149.4标准的芯片比较少,主要有Panasonic等公司的MNABST一l和KLIC芯片、 NationalSemieonduetor公司的SCANSTA400芯片,可以利用这些芯片进行板级的模拟电路可测性设计【26}。(5)其他一些应注意的问题【27].在PCB设计规划时应尽可能将数字量和模拟量电路在物理位置上分离。这是因为模拟电路测试,还存在很多不成熟的地方。而边界扫描技术对数字部分儿乎能!00%的覆盖。.对于高速的JTAG应用,如SDRAM测试、FLASH编程等,TCK的速度高于10MHz,建议使用一个阻抗匹配的RC网络端接(通常采用60一!00。的电阻和100PF的电容串接
【参考文献】
相关期刊论文 前10条
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4 张学斌;基于JTAG的互连测试技术[J];今日电子;2004年04期
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8 杨廷善;IEEE P1149.5电路板测试和维护总线标准[J];测控技术;2000年03期
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10 邱峰,梁松海;基于可测试性设计的测试综合技术初探[J];计算机自动测量与控制;1999年01期
本文编号:2746252
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