定制处理器中电源与时钟互连设计与分析
发布时间：2020-07-13 20:35
【摘要】： 在超深亚微米工艺下,互连线各种效应越来越明显,严重威胁系统的可靠性,成为IC设计面临的重要挑战。本文以YHFT-DX 600MHz高性能数字信号处理器为背景,研究了如何在定制处理器中,设计分析电源地网络、时钟网络这两类互连结构,并对高性能行波时钟网络技术以及定制CPU内核物理设计做了深入探讨。本文的总体内容可以归纳为以下四个方面: 1.研究了定制处理器中电源网络设计与完整性分析技术。首先对电源网络完整性做了简要介绍,然后分别阐述了CPU内核电源网络设计与完整性分析两个方面的内容。CPU内核电源网络分层次设计,在内核级采用快速原型方法,而功能部件内部采用定制技术。在电源网络完整性分析方面,CPU内核使用静态分析方法,而功能部件采用动态模拟的技术。 2.研究了定制处理器中时钟网络设计与分析的技术。首先对同步系统中时钟网络设计技术进行简要介绍,随后对CPU内核时钟技术做了深入分析。CPU内核时钟网络采用两级时钟树结构,内核维护全局时钟树,功能部件维护内部唯一局部时钟树,并且利用门控时钟技术降低芯片功耗。 3.研究了新型Resonant时钟技术,并对基于行波的Rotary时钟做了深入探讨。设计了自动化ROA平台RAP,它基于第三方电感提取工具fasthenry与HSPICE的差分传输线模型umodel,保证了生成的ROA电路模型的准确性。我们进一步研究了ROA自动化设计流程,在给定芯片尺寸、时钟负载和目标振荡频率参数后,自动规划出ROA拓扑结构及其它参数。最后,我们将RTWO时钟集成到现有CPU内核寄存器文件中,并且通过了功能验证。 4.总结了YHFT-DX定制处理器内核的物理设计方法与流程,其中层次化方法与定制技术是核心。本文深入分析了设计流程中的关键点,包括层次化设计方法、全定制与半定制融合功能部件、特征化视图的提取与优化、CPU内核集成设计以及面向定制设计的EDA点工具。通过实验数据可知,YHFT-DX CPU内核IR-drop最大值约为电源摆幅的3.0%,时钟偏斜可以控制在45ps以内。
【学位授予单位】：国防科学技术大学
【学位级别】：硕士
【学位授予年份】：2009
【分类号】：TP368.1
【图文】：
图 1.4 IBM 的 S/390 G5 时钟网络示意图技术是近年来新兴的一种时钟产生和分布技术，须中继器的介入，同时具有低功耗、低抖动等特术之一[17-35]。DX 项目背景防科技大学计算学院正在研制的一款高性能 DSCPU 内核设计目标为 600MHz。图 1.5 为其结构框令派发单元、指令译码单元、控制寄存器、寄存器、AM(BM)单元、AD(BD)单元、中断控制单元、 个并行的处理单元，分为相同的两组，每组由 4组寄存器，每组寄存器由 32 个 32 位寄存器组成法、加法和数据寻址等操作。除取指令和存指令影响。每个数据通路的 4 个功能单元有单一的数器上，以便两侧的寄存器组可以交换数据。
图 1.5 YHFT-DX 总体结构图FT-DX 最主要的设计难点是：CPU 内核的频率要达到 600MHz。文献微体系结构和优化电路设计是实现高频率设计的主要方法，在 YHFT计中，关键部件的定制设计又是实现目标频率的主要措施。电源与时定制的关键环节，如果缺乏有效的设计与分析手段，后果是不堪设想目前的商用定制设计工具较少，功能也比较弱，导致很多设计工作不者的经验与技巧。本文正是以 YHFT-DX 内核电源与时钟网络的设计展开的。1.2 课题研究内容一节的分析可以看出，在定制处理器中，电源与时钟网络的设计分常重要的意义。本课题以 CPU 内核为对象，从定制处理器电源网络的设计分析与 CPU 内核物理设计方法三方面展开。电源网络的侧重，通过将 IR-drop 控制在较小范围，增强芯片工作的可靠性。通过设计功耗的同步时钟网络，降低芯片功耗、加速时序收敛过程。本文同时
国防科学技术大学研究生院硕士学位论文第二章 定制处理器电源网络设计与完整性分析章首先介绍了 IR-drop 的基本概念与分析的意义，然后以 YHFT-DX 论了定制处理器电源网络设计与完整性分析的具体方法。2.1 电源网络完整性概述1.1 IR-drop 简述-drop 指的是集成电路电源地线网络上的电压降。在早期的集电路设常假设电源地线网格上各点的电压均为理想值。但随着集成电路特，金属连线变窄使得金属连线的电阻增大，从而导致电源地线网络电压降。
本文编号：2753945
【学位授予单位】：国防科学技术大学
【学位级别】：硕士
【学位授予年份】：2009
【分类号】：TP368.1
【图文】：
图 1.4 IBM 的 S/390 G5 时钟网络示意图技术是近年来新兴的一种时钟产生和分布技术，须中继器的介入，同时具有低功耗、低抖动等特术之一[17-35]。DX 项目背景防科技大学计算学院正在研制的一款高性能 DSCPU 内核设计目标为 600MHz。图 1.5 为其结构框令派发单元、指令译码单元、控制寄存器、寄存器、AM(BM)单元、AD(BD)单元、中断控制单元、 个并行的处理单元，分为相同的两组，每组由 4组寄存器，每组寄存器由 32 个 32 位寄存器组成法、加法和数据寻址等操作。除取指令和存指令影响。每个数据通路的 4 个功能单元有单一的数器上，以便两侧的寄存器组可以交换数据。
图 1.5 YHFT-DX 总体结构图FT-DX 最主要的设计难点是：CPU 内核的频率要达到 600MHz。文献微体系结构和优化电路设计是实现高频率设计的主要方法，在 YHFT计中，关键部件的定制设计又是实现目标频率的主要措施。电源与时定制的关键环节，如果缺乏有效的设计与分析手段，后果是不堪设想目前的商用定制设计工具较少，功能也比较弱，导致很多设计工作不者的经验与技巧。本文正是以 YHFT-DX 内核电源与时钟网络的设计展开的。1.2 课题研究内容一节的分析可以看出，在定制处理器中，电源与时钟网络的设计分常重要的意义。本课题以 CPU 内核为对象，从定制处理器电源网络的设计分析与 CPU 内核物理设计方法三方面展开。电源网络的侧重，通过将 IR-drop 控制在较小范围，增强芯片工作的可靠性。通过设计功耗的同步时钟网络，降低芯片功耗、加速时序收敛过程。本文同时
国防科学技术大学研究生院硕士学位论文第二章 定制处理器电源网络设计与完整性分析章首先介绍了 IR-drop 的基本概念与分析的意义，然后以 YHFT-DX 论了定制处理器电源网络设计与完整性分析的具体方法。2.1 电源网络完整性概述1.1 IR-drop 简述-drop 指的是集成电路电源地线网络上的电压降。在早期的集电路设常假设电源地线网格上各点的电压均为理想值。但随着集成电路特，金属连线变窄使得金属连线的电阻增大，从而导致电源地线网络电压降。
【参考文献】
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1 王书江;超大规模集成电路电源网格完整性分析研究[D];浙江大学;2003年
本文编号：2753945
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