FT-C55LP地址数据流单元的设计与实现

发布时间：2020-07-14 02:12

【摘要】： FT-C55LP是一款高性能低功耗的16位定点可编程数字信号处理器芯片,采用了超哈佛存储结构,具有1条程序总线和5条数据总线,内部采用了12栈的超深度流水线,具有完整的流水线硬件冲突保护机制。为了使硬件资源能够发挥最大效能,FT-C55LP专门设计了包括数据地址产生部件和辅助ALU在内的地址数据流单元,大大加强了芯片的数字信号处理能力。本文在深入研究FT-C55LP指令集和体系结构的基础上,按照自顶向下的方法详细讨论了其地址数据流单元的设计与实现。数据地址产生部件产生FT-C55LP所有指令的访存地址,是流水线能够正确运行的基础,它的实现取决于FT-C55LP所设计支持的寻址模式。本文对DSP的典型核心算法进行了分析,由此得出DSP专用寻址模式设立的意义和可得到的好处,并在此基础上设计了FT-C55LP的寻址模式,然后对数据地址产生部件进行了相应的硬件设计与实现,它包含三个数据地址产生器,每个周期最多可以从存储器读三个操作数或写两个操作数。在设计中,本文仔细考察了指令的并行性,并以此为根据设计了相应的硬件并行使用规则和硬件复用方案,可以有效降低系统的静态功耗。本文增加辅助ALU的原因基于以下两个事实:首先,根据对一款没有辅助ALU的芯片TI C5410 DSP指令行为进行的分析,发现其中存在大量从40位向16位的转换写入操作;其次,数据地址产生部件可以支持单周期内的指令双发射。辅助ALU主要是对一些大部分在地址数据流单元内的16位寄存器进行操作,故该ALU也在地址数据流单元内部实现。本文根据辅助ALU所支持的功能进行了硬件的设计与实现。由于一些比较简单的计算可以在主ALU执行指令的时候并行执行,或者被调度给功耗较低的ALU执行,所以该ALU的存在可以使指令集的并行性大为增加,并有效的降低系统功耗。最后本文对地址数据流单元进行了模块级和部件级的功能验证,并在验证过程中进行了代码覆盖率和功能覆盖率统计,验证结果表明地址数据流单元的设计符合FT-C55LP的设计要求,功能完全正确。
【学位授予单位】：国防科学技术大学
【学位级别】：硕士
【学位授予年份】：2008
【分类号】：TP332
【图文】：

定律,地址计算

图 1.1 方进定律流单元设计中的关键技术集型应用，伴随着频繁的数据访问，数据地址在地址计算上作特殊考虑，有时计算地址的时间因此，DSP 中通常都含有支持地址计算的算术址产生器与 ALU 并行工作，使得地址计算不再明，使用独立的 AGU 可使流水线效率提高到 1.执行速度。FT-C55LP 地址数据流单元的一个主生成，其内部集成了三个不同数据地址产生器，操作数的存取，最多可以在 1 个周期内进行 3 并减少代码量。速度，可以在 CPU 内设置多个并行操作的功能生器等。TMS320C6000 系列芯片的 CPU 内部和 6 个 ALU，这些功能部件可以最多在 1 个周

流程图,级设计,典型设计,流程

计过程的自动化，这就是 EDA 技术，它代表了当。近年来业界普遍应用的 EDA 工具已经有了较高人员的概念构思以高层次描述的形式输入到EDA完成整个设计，此外还有专门的综合优化工具，能够获得较大的优化[11]。技术的迅猛发展，RTL 级设计方法也开始大行其计，设计人员按照“自顶向下”的设计方法，对整划分，不再需要通过门级原理图来描述电路，而语言（HDL）进行功能描述即可，最后通过综合法，设计人员就可以摆脱电路细节的束缚，把精力的构思上。同时可以把新概念迅速转化成为产品并且由于在设计中只定义了系统的行为特性，不库的支持下，利用综合优化工具可以将高层次描网表。这种设计方法的典型流程图如图 1.2 所示[

结构框图,总体结构

于向 CPU 传输数据，2 条 16 位的数据总线和 2 条 24 位的地址总线用于从CPU 传输数据；1 个指令缓冲区和 1 个独立的取出机制，因此，取指独立于其他的 CPU 动作；具有如下的计算单元：1 个 40 位的算术逻辑单元（ALU）、1 个 16 位的ALU、1 个 40 位的移位器、2 个乘法累加器（MAC）。在一个周期内，每个 MAC 可执行一次 17 位乘 17 位的乘法运算（分数或整数）和一次带有可选的 32/40 位饱和度的 40 位加法或减法运算；1 条受保护的指令流水线，流水线保护机制在必要的时候插入等待周期以防止读写操作脱离预期顺序；数据地址产生部件支持线性寻址、循环寻址和位反转寻址；中断控制逻辑可以屏蔽某些可屏蔽的中断。FT-C55LP CPU 的结构框图如图 2.2 所示[15]。

【相似文献】