基于PowerPC片上高速缓存的设计
发布时间：2020-07-14 22:19
【摘要】：本文重点研究了Power PC体系下片上高速缓存的设计方法,本文首先介绍了本款Cache模块的设计思路,在满足CPU速度要求的基础上,提出了该款Cache的设计方案,该款Cache选择组相联的映射方式,使用物理寻址,采用伪LRU的替换方法来提高命中率。其次,为了减少CPU的等待时间,本文提出了硬件预取技术、关键双字技术以及非阻塞技术这3种方法。在此基础上,在设计Cache的关键电路时,本文采用一些新技术来提高电路的性能。如本文提出一种自定时电路来控制字线的关断,与过去通过反相器链的方法相比,该技术可以自动跟踪位线延迟来对字线进行控制,因此可以消除连线延时、工艺以及环境条件的变化,大大节省了复杂度,并且速度也相对较快,整个字线关断过程只用了0.26ns。为了减少门输入的串联电阻和延迟以及复杂度,本文采用分级的方法来设计译码电路。并利用差分锁存型结构提高了灵敏放大器的读出速度,使整个放大的过程提高到0.23ns。最后运用NC-Verilog对整个Cache做了功能仿真工作,仿真结果表明本款Cache完全符合项目规划的要求。
【学位授予单位】：西安电子科技大学
【学位级别】：硕士
【学位授予年份】：2011
【分类号】：TP333
【图文】：
图 2.4 全相联大的增加了灵活性，但是需要复杂的电路来并行检查一种既体现直接映射法和全相联映射法的优点而又避许主存中的每一块可以被放置到 Cache 中唯一的一个he 被等分为如干组，每组由若干个块构成）[4]如图 2.5
图 2.5 组相联越高，Cache 空间的利用率就越高，块冲突概率就越低，低。查得有关资料[4]得出在 32kb 的情况下 8 路组相联的总了同一容量 Cache 大小下不同关联度下的失效率的比较相联。另外，由于总的虚拟空间为 4GB，而且在考虑块的大小也是会影响 Cache 的命中率的，从而间接的影响以了解到对于给定的 Cache 容量，当块大小增加时，失反而上升了。因此基于以上的原因，本文采用的一个块的。这样 Cache 就被划分成了 128 组（组数=Cache 的容量e）*相联度（8））。由此可以看出此 Cache 的结构为 128 组某一路的容量为 32 字节。表 2-1 32KB 下相联度不同的失效率数据e 容量 相联度 总是2KB 1 路 02KB 2 路 0
图 3.6 Tag 比较功能仿真图3.4 自定时电路的设计对于 SRAM 单元，无论是读操作还是写操作，都会在字线和位线上损失能量，而且当 SRAM 面积很大时，这部分损失的能量就不可忽视。因此很多学者提出了降低字线和位线上能量的方法，其中包括有字线分割技术[21]与位线分割技术[25]，两个都是通过分割字线或位线的方法，来使与它们相连得单元数成倍得减少，从而达到降低字线或位线上能量的目的。这里还要提到一种降低位线的技术，称为字线脉冲技术[26]。该技术的原理是位线的读能量消耗与位线电压摆幅有关，而后者又与位线放电时间的长短有关，放电时间越短，位线电压摆幅越小，从而读能量的消耗也就越小，因此字线脉冲技术为了能缩短位线的放电时间，在字线开启的时间能够有效保障灵敏放大所需的差分条件的前提下，尽可能的使字线可以回到低电平，关闭存储单元，从而减少能量的消耗。而该技术的关键就是如何确定其脉冲宽度，在保证读操作正确的前提下，尽量使脉冲宽度减小，有人提出过用
本文编号：2755565
【学位授予单位】：西安电子科技大学
【学位级别】：硕士
【学位授予年份】：2011
【分类号】：TP333
【图文】：
图 2.4 全相联大的增加了灵活性，但是需要复杂的电路来并行检查一种既体现直接映射法和全相联映射法的优点而又避许主存中的每一块可以被放置到 Cache 中唯一的一个he 被等分为如干组，每组由若干个块构成）[4]如图 2.5
图 2.5 组相联越高，Cache 空间的利用率就越高，块冲突概率就越低，低。查得有关资料[4]得出在 32kb 的情况下 8 路组相联的总了同一容量 Cache 大小下不同关联度下的失效率的比较相联。另外，由于总的虚拟空间为 4GB，而且在考虑块的大小也是会影响 Cache 的命中率的，从而间接的影响以了解到对于给定的 Cache 容量，当块大小增加时，失反而上升了。因此基于以上的原因，本文采用的一个块的。这样 Cache 就被划分成了 128 组（组数=Cache 的容量e）*相联度（8））。由此可以看出此 Cache 的结构为 128 组某一路的容量为 32 字节。表 2-1 32KB 下相联度不同的失效率数据e 容量 相联度 总是2KB 1 路 02KB 2 路 0
图 3.6 Tag 比较功能仿真图3.4 自定时电路的设计对于 SRAM 单元，无论是读操作还是写操作，都会在字线和位线上损失能量，而且当 SRAM 面积很大时，这部分损失的能量就不可忽视。因此很多学者提出了降低字线和位线上能量的方法，其中包括有字线分割技术[21]与位线分割技术[25]，两个都是通过分割字线或位线的方法，来使与它们相连得单元数成倍得减少，从而达到降低字线或位线上能量的目的。这里还要提到一种降低位线的技术，称为字线脉冲技术[26]。该技术的原理是位线的读能量消耗与位线电压摆幅有关，而后者又与位线放电时间的长短有关，放电时间越短，位线电压摆幅越小，从而读能量的消耗也就越小，因此字线脉冲技术为了能缩短位线的放电时间，在字线开启的时间能够有效保障灵敏放大所需的差分条件的前提下，尽可能的使字线可以回到低电平，关闭存储单元，从而减少能量的消耗。而该技术的关键就是如何确定其脉冲宽度，在保证读操作正确的前提下，尽量使脉冲宽度减小，有人提出过用
【引证文献】
相关硕士学位论文 前1条
1 张巍;基于ARM9的高速缓存和内存管理单元的电路设计与实现[D];电子科技大学;2013年
本文编号：2755565
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