基于RISC-V处理器的硬件木马设计与植入研究

发布时间：2020-07-15 04:58

【摘要】：硬件木马是针对信息系统的新型攻击武器,直接攻击集成电路本身,现有的上层信息安全措施对其无效,目前的集成电路设计制造流程也无法防御其植入。微处理器作为信息系统的核心芯片,是承受硬件木马攻击的脆弱节点。开展微处理器硬件木马设计与植入研究,既是硬件木马检测和应对策略研究的基础,也有助于推进研制和开发信息域中具有战略制高点意义的装备和技术,对下一代信息安全系统的开发和部署至关重要。然而,现有公开的硬件木马设计大多较为简单原始,未对硬件木马进行隐蔽优化设计,也鲜有根据微处理器特点进行专门的植入研究。这无法充分反映硬件木马的严重危害和开源微处理器所面临的安全威胁,难以满足信息安全系统研发的需求。针对上述问题,论文以RISC-V指令集架构微处理器为研究重点,根据提出的硬件木马模型和隐蔽优化设计策略进行了十种硬件木马的设计植入和实验验证,并将其中两种硬件木马在一款RV32 SoC芯片中进行了流片实现。论文首先在分析现有软件木马模型、硬件木马模型和微处理器硬件木马属性的基础上,提出了形式化描述的PHTMT微处理器硬件木马模型。随后,在分析RISC-V指令集微处理器设计特点、应用场景、攻击意图、可控资源等的基础上,进行硬件木马攻击可行性分析,确定攻击点,构建了RISC-V处理器的攻击模型。然后,论文在对现有硬件木马设计和新型检测方法归纳分析的基础上,提出了四条躲避检测的设计策略。其中,针对传统功能检测,通过处理器指令序列和特殊节点构建木马锥降低触发概率;针对未使用电路检测,通过触发条件拆分、门级网表优化和使用特殊结构提高测试覆盖率;针对等价性检测,利用原始设计中无关项加以躲避;针对侧信道检测,利用原始设计资源和后端时序优化降低侧信道影响。最后,论文根据攻击模型和设计策略在一款RV32 SoC芯片中设计植入了十种硬件木马。其中,通过干扰ALU运算数据通路、强制模块复位进行功能破坏;通过特权提升进行信息窃取;通过干扰分支预测机制降低处理器性能;通过干扰处理器休眠进行功耗攻击。论文通过软件仿真和FPGA板级测试对设计进行了验证,结果表明硬件木马均能实现预期功能,设计策略能够有效躲避检测,且面积、功耗和延迟影响较小。最后,将其中两种硬件木马植入一款SoC在SMIC 55nm工艺下进行了流片并测试成功。对于进一步认识微处理器硬件木马攻击实现机理,警示开源处理器使用安全,促进硬件木马检测与防御技术研究具有一定价值。
【学位授予单位】：西安电子科技大学
【学位级别】：硕士
【学位授予年份】：2019
【分类号】：TP332;TP309
【图文】：

木马,硬件,基本结构

原始电路上。在 2.3 节中将结合实例对硬件木马进行较为详细描述。[30][31][32]图2.1 硬件木马基本结构表 2.1 给出了硬件木马同软件木马的特性对比，由于硬件木马的硬件性，导致其在传染能力和预置性等方面与软件木马存在不同。

木马,组合型,硬件

11有关。图2.3 常见组合型硬件木马结构2.3.2 时序型硬件木马图 2.4 展示了四种常见时序型硬件木马，其在设计中使用了时序电路。其中，图2.4（a）为 k-bit 同步计数器木马电路。触发电路在使能信号 Ena 控制下对时钟信号clk 进行计数，当到达设定的计数值后产生触发信号。其负载电路为两输入异或门，可能会使原始设计内部信号 ER 逻辑值变为错误的 ER*。图 2.4（b）采用异步信号计数触发，通过恰当选取输入节点 p 与 q 并将其进行与操作，能有效降低木马触发概率。图 2.4（c）为级联的两个计数器，可实现更低的触发概率，其缺点是增加了资源开销。除计数器以外，利用状态机可实现更为复杂的时序型硬件木马。图 2.4（d）展示常见的利用有限状态机（FSM）的时序?

木马,时序,硬件

除计数器以外，利用状态机可实现更为复杂的时序型硬件木马。图 2.4（d）展示常见的利用有限状态机（FSM）的时序硬件木马结构。图2.4 常见时序型硬件木马结构

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