基于65纳米工艺高性能低功耗SRAM全定制设计

发布时间：2020-07-15 09:38

【摘要】：高性能微处理器中Cache的设计至关重要，其访存速度直接制约着整个处理器的性能。在Cache中tag array主要通过SRAM（静态随机存储器）来实现，要求在单周期内完成对SRAM的存取操作。所以高速、低功耗、高可靠性的SRAM是我们的设计目标。本文在65nm CMOS工艺下采用全定制的设计方法实现了一款同步双端口，512k×28bit，高速低功耗的SRAM，完成了设计需求分析——设计方案提出——电路设计——版图设计——模拟验证的整个流程。最差情况下模拟结果表明：读出延时约344.3ps，写入延时约310.0ps，时钟频率可以达到2GHz。相比基于标准单元的半定制综合结果，时钟频率由1GHz提高到2GHz，提高了近 1倍；面积由83285.79μm~2缩小到63879.43μm~2，优化了约23%；同时功耗也由于低功耗的设计方法、改进低功耗灵敏放大器的应用而有较大的改善，因此均达到了设计目标。本文设计从高速度与低功耗的角度出发，针对影响SRAM速度的主要因素进行了优化，同时对低功耗设计技术的方面也进行了应用，本文的主要成果如下： 1)由于该SRAM为有512k×28bit，采用两级译码结构来并行实现，加快读写译码的速度，进而提高整个电路的性能。 2) SRAM设计通常通过外围电路结构优化来提高读写速度，目前这些技术已经较为成熟，本文以低功耗、快速的灵敏放大器的读出设计和阵列划分的方法为提高读出速度的主要手段，采用可靠性稳定性较高的电路结构，构建了一系列高性能、低功耗高、可靠性外围电路。 3)文中通过全定制设计技术，采用层次化的全定制设计方法，对版图进行划分和布局规划，降低版图的面积约23%。
【学位授予单位】：国防科学技术大学
【学位级别】：硕士
【学位授予年份】：2011
【分类号】：TP333.8

【参考文献】

相关期刊论文 前2条

1 高宁;施亮;于宗光;;一种新型灵敏放大器的设计[J];电子与封装;2007年06期

2 梅林;张静波;马安国;;高扇入与/或逻辑的设计与实现[J];重庆大学学报;2008年08期

相关硕士学位论文 前4条

1 乐大珩;低功耗存储器设计研究及在ROM中的实现[D];国防科学技术大学;2005年

2 李天阳;高速低功耗4M Bits SRAM的设计与研究[D];江南大学;2006年

3 李仁刚;X微处理器高可靠低功耗SRAM的研究与设计实现[D];国防科学技术大学;2008年

4 林杨;二级Cache Tag中SRAM的全定制设计与实现[D];国防科学技术大学;2009年

本文编号：2756319