存储器内建自测试及内核功能测试研究
发布时间：2020-07-16 12:06
【摘要】： 集成电路制造工艺的不断进步和基于IP复用的设计方法学革新,使得SoC芯片得到越来越广泛的应用;同时这又使得SoC芯片结构日益复杂,规模日益扩大,如何有效地对SoC芯片进行测试成为一个迫切需要解决的问题。 JTAG接口是一种标准的测试接口,利用该接口可以对芯片内部逻辑进行测试和调试。在本文中ARM核的测试是利用JTAG接口进行的,根据JTAG接口协议,可以生成所需的测试矢量。利用ARM7TDMI提供的扩展JTAG接口和扫描链的能力,本文使用JTAG接口对MBIST进行初始化配置并串行移出最终的测试结果。 各种类型的嵌入式存储器大量集成已经成为SoC芯片的一个重要特征。由于ATE所能存储的测试矢量十分有限,因此无法直接由ATE提供存储器测试所需的测试矢量。为了压缩测试所需的矢量,本文利用一种新的MBIST结构对存储器进行测试,所有的测试矢量都由MBIST自动生成,因此它能够很好地解决测试矢量压缩问题。该MBIST结构能够支持各种类型的嵌入式存储器,例如单端口、双端口SRAM,Cache以及CAM(Content Addressable Memories)等。为了解决CAM的测试这一难题,本文应用了一种新的CAM测试算法并验证了该算法的有效性。 在SoC测试尤其是宏模块的测试过程中,测试效率比较低。通过测试调度可以提高测试效率,充分利用测试带宽和测试资源。本文采用了一种通过简单的测试调度整合测试矢量、提高测试效率的方案。通过分析,可以得出最终的测试矢量压缩比最高可以达到50%,测试时间也仅为调度前的一半。 论文最后总结了研究成果,指出了尚需解决的几个问题以及今后的研究方向。
【学位授予单位】：东南大学
【学位级别】：硕士
【学位授予年份】：2006
【分类号】：TP333
【图文】：
第一章 绪论第一章 绪论集成电路制造工艺的不断进步，以及基于 IP(Intellectual Property)重用的设计方成为 IC 设计的主流之一[1]。通常 SoC 芯片可能包含下列模块：CPUcore、嵌入式、片上总线、各种外设以及 ADC/DAC 等，有时甚至包括 RF 模块。SoC 芯片的高来了极大的挑战[2]。摩尔定律，芯片上集成的晶体管数每 18 个月翻一番。因为摩尔定律的作用单个晶断下降，与此同时单个晶体管的测试成本却基本不变(如图 1.1 所示)。为了使得晶制造成本同步下降，低成本的测试方法研究显得尤为重要。
图 1.2 Gate/IO 和 Gate/Channel 不断增加的限制扩大，芯片测试所需的矢量急剧增加。对于目前主流的 SoC 芯的逻辑门，有的芯片一条扫描链就包含了上万个触发器，为了测测试矢量集合。而对于大多数 ATE 而言，其存储容量十分有限试矢量深度通常只有几 M 到十几 M。如何有效的压缩测试矢量容量之间的矛盾，就成为芯片测试中一个急需解决的问题。试策略和难点的系统，图 1.3 所示为一个典型的基于 ARM 的 SoC 结构框图对于不同类型的模块需要采用不同的测试策略，而且芯片的测试 的结构而言，它主要由几个必不可少的部分：CPUcore、片上存模块等构成。下面就这几个部分分别说明它们所采用的测试方
图 2.1 TAP 控制器状态转换图hift-DR当 TAPController 处于这个状态时，每一个时钟周期，连接在 TDI 和 TDO 之间的数据寄存器 TDI 接收一位数据，同时通过 TDO 输出一位数据。如果 TMS 为 0，TAPController 保持在 Shift-D态； 如果 TMS 为 1，TAPController 进入到 Exit1-DR 状态。假设当前的数据寄存器的长度为 4果 TMS 保持为 0，那在 4 个 TCK 时钟周期后，该数据寄存器中原来的 4 位数据（在 Capture-D态中捕获的数据）将从 TDO 输出来；同时该数据寄存器中的每个寄存器单元中将分别获得从 TD入的 4 位新数据。pdate-DR在 Update-DR 状态下，数据寄存器当中的数据将被加载到相应的芯片管脚上去，用以驱动芯片该状态下，如果 TMS 为 0，TAPController 将回到 Run-Test/Idle 状态；如果 TMS 为 1，TAPControll进入 Select-DR-Scan 状态。elect-IR-Scan这是一个临时的中间状态。如果 TMS 的值为 0，TAP Controller 将进入 Capture-IR 状态，后续列动作都将以指令寄存器作为操作对象；如果TMS的值为1，TAPController将进入Test-Logic Res态。apture-IR
本文编号：2757982
【学位授予单位】：东南大学
【学位级别】：硕士
【学位授予年份】：2006
【分类号】：TP333
【图文】：
第一章 绪论第一章 绪论集成电路制造工艺的不断进步，以及基于 IP(Intellectual Property)重用的设计方成为 IC 设计的主流之一[1]。通常 SoC 芯片可能包含下列模块：CPUcore、嵌入式、片上总线、各种外设以及 ADC/DAC 等，有时甚至包括 RF 模块。SoC 芯片的高来了极大的挑战[2]。摩尔定律，芯片上集成的晶体管数每 18 个月翻一番。因为摩尔定律的作用单个晶断下降，与此同时单个晶体管的测试成本却基本不变(如图 1.1 所示)。为了使得晶制造成本同步下降，低成本的测试方法研究显得尤为重要。
图 1.2 Gate/IO 和 Gate/Channel 不断增加的限制扩大，芯片测试所需的矢量急剧增加。对于目前主流的 SoC 芯的逻辑门，有的芯片一条扫描链就包含了上万个触发器，为了测测试矢量集合。而对于大多数 ATE 而言，其存储容量十分有限试矢量深度通常只有几 M 到十几 M。如何有效的压缩测试矢量容量之间的矛盾，就成为芯片测试中一个急需解决的问题。试策略和难点的系统，图 1.3 所示为一个典型的基于 ARM 的 SoC 结构框图对于不同类型的模块需要采用不同的测试策略，而且芯片的测试 的结构而言，它主要由几个必不可少的部分：CPUcore、片上存模块等构成。下面就这几个部分分别说明它们所采用的测试方
图 2.1 TAP 控制器状态转换图hift-DR当 TAPController 处于这个状态时，每一个时钟周期，连接在 TDI 和 TDO 之间的数据寄存器 TDI 接收一位数据，同时通过 TDO 输出一位数据。如果 TMS 为 0，TAPController 保持在 Shift-D态； 如果 TMS 为 1，TAPController 进入到 Exit1-DR 状态。假设当前的数据寄存器的长度为 4果 TMS 保持为 0，那在 4 个 TCK 时钟周期后，该数据寄存器中原来的 4 位数据（在 Capture-D态中捕获的数据）将从 TDO 输出来；同时该数据寄存器中的每个寄存器单元中将分别获得从 TD入的 4 位新数据。pdate-DR在 Update-DR 状态下，数据寄存器当中的数据将被加载到相应的芯片管脚上去，用以驱动芯片该状态下，如果 TMS 为 0，TAPController 将回到 Run-Test/Idle 状态；如果 TMS 为 1，TAPControll进入 Select-DR-Scan 状态。elect-IR-Scan这是一个临时的中间状态。如果 TMS 的值为 0，TAP Controller 将进入 Capture-IR 状态，后续列动作都将以指令寄存器作为操作对象；如果TMS的值为1，TAPController将进入Test-Logic Res态。apture-IR
【引证文献】
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1 官枫林;习友宝;;新型的嵌入式存储器测试算法[J];单片机与嵌入式系统应用;2011年12期
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1 杨江;边界扫描测试建模关键技术研究[D];哈尔滨工业大学;2011年
本文编号：2757982
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