先进分栅闪存器件集成制造的整合与优化

发布时间：2020-07-26 09:17

【摘要】：集成电路制造是一门以微电子学为基础、涉及众多领域的新兴交叉学科。如何有效地对上千道复杂工序进行整合与优化，从而保证集成电路芯片的顺利生产是一个学术价值与市场价值兼备的课题。本论文提出“利用模型指导整合与优化”的新理念，并以此为指导，结合实际生产中碰到的问题，对先进分栅闪存器件集成制造的生产工艺改进与器件性能改善进行了系统研究。论文首先创立了“浮栅动态擦除方程”来描述器件的动态擦除特性，并通过解方程得到了“浮栅电位”的解析表达式。由于表达式中包含的器件结构参数可以通过实际测量与合理近似得到，因此浮栅电位能够通过计算确定。由此，论文建立起一个将器件结构参数与器件性能紧密联系在一起的实用双栅器件模型，并利用该模型对器件擦除后器件特性的模拟与实测数据的比较对模型进行了验证。在利用模型指导生产工艺改进方面，论文首先利用实用双栅器件模型分析了隧穿薄膜厚度波动对于器件性能的影响。在对ISSG退火工艺的薄膜生长特性进行充分研究的基础上，利用其可控补偿生长特性实现了隧穿薄膜退火过程中的平坦化。此外，论文还通过器件模型对“隧穿薄膜N_2O退火工艺”进行了研究，并利用“N_2O退火工艺加后续热处理”的方法优化了掺杂氮元素在隧穿薄膜中的浓度与分布，在改善器件耐久性能的同时保证了产品良率不受影响。在利用模型指导器件性能改善方面，论文首先对“浮栅耗尽效应”进行了研究。在分析得到浮栅耗尽效应对于器件特性的影响之后，“浮栅末端反型掺杂”技术被用来优化器件擦除后读取状态下耗尽浮栅的电势分布。实验数据显示，这项技术可以在不影响器件编程性能的前提下实现器件擦除性能的改善。此外，论文还研究了器件尺寸缩小带来的器件性能退化问题。器件模型指出器件性能的退化主要受到耦合系数增加的影响。实验结果显示，“耦合氧化层氮掺杂”工艺可以很好地抑制器
【学位授予单位】：中国科学院研究生院（上海微系统与信息技术研究所）
【学位级别】：博士
【学位授予年份】：2006
【分类号】：TP333
【图文】：

热电子注入,收集率,热电子,技术

专众宕赵要攀钾沟道方向卜的位置图1一10源端热电子注入编程时器件沟道方向上的电场分布示意图源端热电子注入技术的出现克服了这一困难。如图1一9所示，这种热电子注入技术是将源端和漏端之间的沟道分为两个部分，通过各自对应的栅极进行独立控中国科学院上海徽系统与信息技术研究所博士学位论文

示意图,浮栅,接触式,示意图

田留俱众幸维字线擦除电压(V)图2一2祸合系数测量曲线示意图2、F一N电子隧穿特性图2一3所示为一种利用特殊工艺形成的器件结构，它将源线与浮栅短接在一起，从而可以直接测量分栅闪存器件的擦除特性。图2一3浮栅可接触式分栅闪存器件结构示意图利用理论公式(2一6)与实测曲线的拟合(最小二乘法)可以得到实际器件对应中国科学院上海徽系统与信息技术研究所博士学位论文

示意图,反应炉,管结构,示意图

3.1.2隧穿薄膜厚度波动现象分析1、沉积二氧化硅薄膜厚度波动的原因如图3一1所示，在利用垂直型炉管进行隧穿二氧化硅薄膜沉积的过程中，反应气体从炉管底部沿内管侧壁进入。因此，从晶圆边缘到晶圆中心反应气体的浓度逐渐降低。由于HTO沉积反应的温度较高，反应能量供给充分，因此晶圆表面任意一点的薄膜沉积速率主要取决于该点在沉积过程中的反应气体浓度。这样，反应气体浓度的梯度最终导致了沉积二氧化硅薄膜在晶圆边缘部分的厚度总是高出晶圆中心部分。生产数据显示，当晶圆边缘的沉积薄膜厚度为1nsm时，晶圆中心的薄膜厚度往往只有1n4m左右(参见图3一6)。在垂直型炉管中，衬底晶圆的加热主要是通过气体热传导实现的。由图3一】可以看到

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