基于ECC电路的SRAM自检测修复设计与验证

发布时间：2020-07-26 12:22

【摘要】：在空间环境当中,大量的辐射粒子照射到存储器芯片,辐射粒子导致存储单元发生多位翻转(Multiple Bit Upset,MBU)的软错误,以及单粒子硬错误(Single Hard Error,SHE)。其中,硬错误不会被覆盖消除,这种硬错误的积累,对于纠错能力有限的存储器,势必会影响其数据的准确性。因此针对两种错误,提高存储器的自检测修复能力具有重要的现实意义。本文深入研究了单粒子多位翻转和硬错误对存储器的影响,从系统级加固设计出发,基于低冗余矩阵码编码译码原理,实现了可纠正连续4位错误,加固32位数据的低冗余矩阵码电路,并对该编译码器进行了功能仿真验证和纠错模式分析。研究了自检测区分存储单元内软错误和硬错误的方法。基于低冗余矩阵码电路,对存储器进行加固设计;通过二次检测的方法,采用有限状态机实现了状态控制器设计;从而实现了修复软错误的同时判断错误类型的功能。构建故障注入平台,验证了修复软错误探测硬错误功能的正确性。研究了修复存储单元硬错误的方法。通过地址映射隔离硬错误的方法,设计实现了故障地址分析器,改进了状态控制器,并协调各个电路功能,实现了自检测修复软硬错误的SRAM整体结构。在SMIC65nm工艺条件下,对各个电路进行综合,并对整体SRAM结构进行了门级仿真验证。本文最后基于AHB总线协议,利用总线功能模型对本文设计进行了系统级验证。为自检测修复软硬错误的SRAM结构设计了AHB总线接口,经验证结果表明,本文设计的自检测修复软硬错误的SRAM结构能够集成到系统中去应用。
【学位授予单位】：哈尔滨工业大学
【学位级别】：硕士
【学位授予年份】：2019
【分类号】：TP333
【图文】：

波形,矩阵码,冗余,译码

哈尔滨工业大学工程硕士学位论文垂直校验位，表明实现的低冗余矩阵码编码器的功能正确。验证编码器功能正确之后，验证译码器功能是否正确。根据编码器得到的结果，在译码器输入端 data_sram_out 输入相同的数据，根据输出结果是否与输入到编码器的数据相同来判断译码器是否正确译码，图 2-12 低冗余矩阵码译码器的波形。

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d) 连续 4 位错误图 2-13 译码器纠错仿真波形图 2-13 中，箭头表示注入故障的位置，可以看出，连续 4 位数据内的任何一种故障形式，都可以被译码器纠正，且输出纠正标志信号 correct_flag = 1，同时data_dec 输出正确数据。这就表明该（52，32）低冗余矩阵码译码器电路可以对单位错误、连续两位错误、连续三位错误、不连续的三位错误和连续四位错误进行纠正。2.5 本章小结本章首先介绍了线性分组码的基本理论，码字的构成和校正子的纠错原理，并重点介绍与汉明码相关的纠错原理，同时采用 Verilog 硬件语言实现了（7，4）汉明码的编码器和译码器电路。基于汉明码的理论分析，介绍了低冗余矩阵码的编码理论和译码理论。结合（7，4）汉明码编码译码电路，利用硬件语言实现了可以应对连续 4 位错误的（52，32）低冗余矩阵码，并在 ModelSim 仿真平台进行了验证。该电路可以正确纠错连续四位中不同类型的错误模式，从而验证了该低

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图 3-2 单端口 SRAM 存储器读时序图 3-3 单端口 SRAM 存储器写时序2 和图 3-3 可知，存储器模型相关的详细信号操作如下，第上升沿接收数据；第二：存储器在片选信号 CEN 为 0 时，输出会保持上一个输出状态；第三：CEN 等于 0，WEN，即把当前输入数据 D 存入到当前地址 A 之后，由于设 w已存入的数据；第四：CEN 为 0，WEN 为 1 时，输出端 A 的数据。

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