基于标准CMOS工艺的超低功耗高可靠性非易失性存储单元研究

发布时间：2020-07-27 19:14

【摘要】：基于标准CMOS工艺的可多次擦写(Muti-time Programmable,MTP)存储器可广泛用于射频识别标签芯片等片上系统(System on Chip,SoC)中,是近年来的研究热点。MTP存储单元的设计需要同时兼顾擦写效率、功耗、面积、可靠性等多项指标,是决定MTP存储器性能的关键。本课题研究主要包括以下几个方面:1)提出了三种具有不同特点的MTP存储单元结构。首先提出了一种伪差分结构的MTP存储单元,该单元能够输出差分电流,且占用面积与单端结构相当。其次,提出了一种基于改进N阱电容的MTP存储单元,通过避免深耗尽状态使得单元具有更快、更稳定的擦写速度。最后,提出了一种能够有效提高MTP存储单元擦除效率的方法,擦除效率相比传统单元有了很大的提高。2)提出了适用于MTP存储单元的紧凑模型。基于电荷平衡方程提出了精确计算MTP存储单元浮栅电势的方法,给出了新模型与传统模型的对比结果,深入分析了两种模型存在的差异,并给出了MTP存储单元瞬态仿真的流程。最后探讨了如何使用提出的紧凑模型对MTP存储单元进行优化。3)建立了适用于MTP存储单元的耐久性模型。首先,提出了新的电子trapping-detrapping(T-D)模型,能够对氧化层体陷阱的填充情况以及电子退陷效应进行模拟。然后,探索了氧化层陷阱的产生与应力、时间的关系并建模。最后,研究了氧化层陷阱对器件隧穿电流和阈值电压的影响,并提出了一种适用于MTP存储单元的耐久性仿真流程。4)建立了适用于MTP存储单元的保持性模型。首先,探索了氧化层陷阱的恢复与温度、时间的关系并建模。然后,对单元中浮栅面临的所有漏电路径进行了研究与建模。最后,提出了一种适用于MTP存储单元的保持性仿真架构,支持蒙塔卡罗分析,可用于对MTP存储单元的保持性统计分布进行预测和优化。
【学位授予单位】：国防科学技术大学
【学位级别】：博士
【学位授予年份】：2016
【分类号】：TP333
【图文】：

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图1.3 Flash存储单元紧凑模型示意图计规则，通过工艺的重新整合和灵活运积等指标，但仍然存在一些不足，没有写效率和可靠性等指标。储单元紧凑模型研究现状单元的擦写特性进行优化或评估时，需要凑模型。MTP存储单元一般通过FN常用的BSIM3V3模型[65] 中并没有包含栅电流模型，但只适用于电压较小的件的仿真，因此无法直接使用SPICE电FN隧穿电流和单元读电流对浮栅电势的紧凑单元模型是非常重要的。有人提出针对MTP存储单元的紧凑模单元紧凑模型来预测MTP存储单元的

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MTP存储单元测试平台

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伪差分结构单元的擦除特性

【参考文献】