基于RISC-V架构的双发射微处理器设计与实现

发布时间：2020-07-27 19:37

【摘要】：随着嵌入式应用的不断发展,嵌入式微处理器的性能已经受到广泛关注,对于某些特定高效的应用场景,单发射微处理器已经逐渐不能胜任。同时RISC-V作为开源指令集并以其独特的优势已逐渐被广泛采用。因此针对嵌入式应用的特点及问题,开发一款面向嵌入式应用、基于RISC-V架构的双发射微处理器具有重要的价值和意义。通过对嵌入式微处理器性能需求的分析,基于RISC-V架构、采用六级流水结构设计了一款按序发射的双发射微处理器,该微处理器带有分支预测和缓存(Cache),支持RV32IMF指令集。其分支预测采用Gshare预测方案,每个时钟周期都对两条指令进行预测,从而降低分支预测失误率;指令Cache和数据Cache都采用两路组相联的映射方式,替换方式采用最近最少使用替换策略,数据Cache的写操作采用写回策略,Cache组织方式有效地降低了 Cache的缺失率,缩短了微处理器的访存时间。该微处理器采用指令队列将取指和发射分开,提高了处理器的发射效率。此外,该微处理器还包含两套执行单元,其中乘除法和浮点运算单元采用多周期方式实现,使得微处理器能够在正确执行的同时不影响整体的工作频率。在双发射微处理器架构基础上采用System Verilog语言进行了硬件实现,并对其功能进行了仿真,然后采用DMIPS、AES等测试程序对微处理器的性能进行了测试,测试结果表明双发射微处理器的IPC在1左右,分支预测失误率低于10%,指令Cache的缺失率低于1%,数据Cache的缺失率低于5%。然后采用UMC 110nm工艺对双发射微处理器进行了综合,综合结果表明该处理器最高工作频率为142MHz,单元面积为2.66mm2。最后进一步对设计进行了形式验证、物理实现与后仿真。
【学位授予单位】：西安理工大学
【学位级别】：硕士
【学位授予年份】：2019
【分类号】：TP332
【图文】：

3 中可以看到，流水线阻塞解除后，0x200 和 0x204 对应的两条指令便同时被取出来了，可以看到每次取出两条指令后 Pc自动加 8，将后序的 Pc与指令和右边的反汇编结果进行比较，可以得到取指模块功能正确。图 4-2 取指模块功能仿真波形图Fig 4-2 Fetch Module Functional Simulation Waveform42321

而前面预测转移，表明前面分支预测执行正确，此时 PreMiss 无效。4.3 指令队列模块功能仿真指令队列功能仿真如图 4-4 所示，区域 1 中 PreMiss 信号有效，表明分支预测发生错误，紧接着下一个周期指令队列被刷空。可以看到译码阶段的 DePc0 和 DePc1 分别来之指令队列中的 PcQ[0]和 PcQ[1]。区域 2 中前面一个周期指令队列中只有一条指令，所以只能发射一条指令，从图中可以看到 DePc1 为 0，同时当前取出的两条指令都有效，因此下一个周期指令队列中指令数将应为 2，从图中可以看到 InsCnt 下一个周期为 2 其结果正确。区域 3前面一个周期 InsCnt为 2，可以发射的指令数也为 2，则下一个周期指令数将不变，从图中可以看到指令队列向下移动了两个单位，同时 FePc0 和 FePc1 填入到指令队列的后面。区域 4 中 FePc0 为 0x77c 表明当前只能取出一条指令，从图中可以看到 FetchVld 无效且 FePc1 为 0，当前队列中指令数为 7 且不可以发射指令，因此下一个周期指令数将变成 8，从图中可以看到指令队列不移动，且将 FePc0 放到指令队列的队尾，同时指令队列产生 full 信号，由于指令仍然不能发射出去，此时便产生了 FeStl，取值单元将停顿，从图中可以看到此时 FePc0 和 FePc1 都为 0。4

西安理工大学工程硕作属于整型操作，从图中可以看到 DeS1SourIntUnit，说明译码结果正确。同样 P1 的 Pc 对type 类型指令，其指令包含 rs1 和 rs2 段数据操作属于整形操作，从图中可以看到 DeS1SIntUnit1，说明译码结果正确。区域 2 中 P1 的 Pc 为 0x364 对应的指令为包含 rs1 段数据，故 S1 来自于定点寄存器堆，该指令的目的寄存器为 a4，从图中可以看到 DeUnit 为 MemUnit2，目的操作数地址为 0xe1

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本文编号：2772284