多核处理器的设计技术研究

发布时间：2020-08-03 15:03

【摘要】：提高微处理器的整体性能是广大计算机研究者们不断追求的目标。目前半导体工艺水平的飞速发展,为芯片的有效设计提供了极为广阔的空间。如何有效利用这些不断增长的片上资源,开发出更快、更高效、应用面更广的微处理器,是当前计算机体系结构进一步发展面临的极为重要的课题之一。 本文以提高处理器的效率为目标,针对其中的关键技术进行了深入的研究,主要取得了以下几个方面的研究成果: 为解决处理器时钟频率难以提高、超标量流水线所面临的流水线停顿问题,文中提出一种LBC异构多核处理器的结构设计方案。该结构中设计了Loop检测器、特殊指令队列Backup Ins Queue、C-Core控制器,以及用于E-Core间的快速数据共享通道C-Bus总线,这种LBC异构多核处理器不仅对程序中大量存在的loop程序进行了优化处理,而且避免了流水线因分支预测失误而flush,提高了整个处理器执行效率; 针对MSI协议和MESI协议进行了深入分析研究,指出其在存取时间、访问延迟及总线负担三个方面存在的缺陷,提出了在原有CMP体系结构中增加SC-Cache的方案,用于存储含有多个处理器共享副本的块信息。针对增加的SC-Cache与其它Cache及主存之间的协作管理,设计了一种CSC监听协议。仿真测试数据表明,该设计优化了Cache一致性方面的实现开销,整个存储器性能得到一定的提升; 对分支特征库进行数据统计分析,发现分支程序中有很大部分属于loop类型程序(即循环程序),而在目前的处理器微体系结构设计中对loop型程序并没有进行很好地优化处理。本文针对这一不足提出了一种loop检测器的结构设计方案,从而避免了处理器对loop型程序的重复译码; 对超标量流水线中GAs两级动态分支预测器的预测精度进行数据统计,发现指令分支预测存在约6%-16%的预测失误,而每次预测失误后,恢复流水线一般需要三个时钟周期。针对这一问题,本文提出一种B-Cache分支预测失误恢复器的结构设计,使指令预测失误后的恢复时间由三个时钟周期降到只需要一个时钟周期。
【学位授予单位】：哈尔滨工程大学
【学位级别】：博士
【学位授予年份】：2010
【分类号】：TP332
【图文】：

32图 3-1 典型的英特尔微处理器架构Fig.3-1 Typical Intel Microprocessor Architecture的以 SPEC CPU2000 为代表的计算密集型应用，对数据运算对数据装入的操作，因此具备很高的代码和数据访问局限性足和内存访问未命中所带来的时间延迟能够通过有效的利用ache 等技术得到弥补。，目前大多数的主流服务器应用都是基于数据密集型的，这的时间和空间局部性很差，数据重用的可能性很低。未来应已经不是传统的计算机构造方法所能满足的。具体表现如下据密集型应用替代了传统的计算密集型应用，传统的以计算构设计，不能满足新应用类型中的不规则计算和内存访问特性应用中代码和数据局部性的变化。

38（c）UCA+L3Cache （d） NUCA+L3Cac图 3-2 多核处理器组织结构示意图Fig.3-2 Structure Diagram of Multi-core Processors 典型的多核处理器核处理器将多个单线程处理器核心或者多个同时多线程处理器块芯片上，增加了处理器同时执行的任务数，极大地提高了处，缩短了内核之间的通信延迟，提高了内核间的通信效率，加输带宽。时，多核处理器具有如下的特点：．易扩展。多核处理器结构通过将处理器划分为多个内核实现设

3-3 Structure Diagram of Stanford H器 Compaq 公司的研究人员提出射 Alpha 处理器核集成到一个有的内核共享拥有 1M 空间大存和指令缓存分开的形式，并间。为了提高 Cache 的利用间并不存在传统的包含关系，本，并采用基于目录的一致性的设计上，Piranha 处理器将 1核之间采用高速交叉开关互连ache 一致性协议，通过使用 最后，Piranha 处理器还在片上US 内存控制器，以缓解访存带

【引证文献】

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1 臧佳;基于MPSoC的空间光学CCD遥感相机控制系统研究[D];中国科学院研究生院（长春光学精密机械与物理研究所）;2012年

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1 王学清;基于多核处理器NetlO技术的高速信令数据采集系统的研究与实现[D];北京邮电大学;2012年

本文编号：2779797