高性能DSP一级Cache缺失流水设计与实现

发布时间：2020-08-03 19:16

【摘要】： 数字信号处理器(DSP)是对数字信号进行高速实时处理的专用嵌入式微处理器,其实时性要求决定了DSP必须在规定的时间内得出正确的计算结果。数据存取访问速度是影响DSP性能的关键。DSP的性能以每年60%的速度在增长,而数据存取访问速度每年的改善还不到10%,这就是常说的“存储墙”问题。如何解决“存储墙”问题,长期以来一直是体系结构领域的研究热点。 YHFT-DX是国防科大自主研制的一款高性能DSP,它采用超长指令字(VLIW)体系结构,拥有直接外存通路和高效外部接口。其存储系统采用“两级Cache+RAM”的结构,一级指令Cache(L1P)和一级数据Cache(L1D)容量都为16KB,二级Cache(L2)容量为1MB。大容量的L2使得Cache访存缺失停顿系统流水线时间过长。针对该问题,本课题的目标是设计并实现一种适用于YHFT-DX的Cache系统优化策略,缓解存储系统的效率与高性能的CPU内核不匹配的问题。本文的工作和贡献主要体现在以下几方面: 1)深入分析了预取和非阻塞Cache两种传统的降低Cache缺失延迟的优化策略,将这两种策略的优化思想结合起来,提出了一种适用于YHFT-DX这种对功耗和实时性要求很高的数字信号处理器的两级Cache优化策略——缺失流水。对缺失流水线进行分析,在减少流水线气泡、提高流水线效率上对缺失流水策略进行了改进。 2)深入分析了L1D与L1P的流水线结构。提出了缺失请求发送协议、请求发送的相关性处理、以及分支作废取指包等缺失流水中关键问题的解决方案。完成了L1D和L1P的缺失流水设计与实现。该设计具有硬件实现简单、效率高、应用面广等特点。 3)对设计进行了综合优化。采用某厂家提供的0.13um的低阈值库,在Typical环境下,以综合后网表的路径延迟不超过1.26ns为目标,对综合后出现的关键路径进行分析与优化。运用多种优化策略:逻辑结构调整、平衡站间逻辑、结构化以及全定制与半定制结合等,最终消除了关键路径,使整个设计达到600MHz的指标要求。 4)设计综合优化后,对设计的性能进行分析与评价。选取了常用的Benchmark对缺失流水策略优化后的L1D和L1P进行模拟。统计了优化对Cache性能和系统性能提升的效果。分析模拟结果得出,缺失流水优化策略使YHFT-DX的两级Cache平均性能提升了25%,使整个系统平均性能提升1%。
【学位授予单位】：国防科学技术大学
【学位级别】：硕士
【学位授予年份】：2009
【分类号】：TP332
【图文】：

曲线图,存储器,微处理器,性能变化

设计并实现一种优化策略，提高 DSP 的存储访问效率是本文研究的主要内容。1.1 课题研究背景1.1.1 存储墙问题由于 VLSI 工艺的差异，微处理器和存储器性能的提高并不同步，存储器访问速度每年提高大约 7%，远落后于微处理器性能提高的速度。当前计算机系统中，微处理器速度远远超过了存储器的速度，而且可以预见这种差异在未来一段时期内将会进一步扩大。以 1980 年时的性能为基准，图 1.1 给出了 1980 年以来微处理器性能和存储器性能随时间增长的变化曲线图[1]。由 CPU 曲线可以看出，从 1980年开始到 1986 年为止处理器的性能每年增长 1.25 倍，而此后到 2004 年每年增长1.52 倍，2004 年以后年增长率变为 1.20 倍，尽管处理器性能增长的速度有趋缓的趋势，但是在存储器访问延迟方面却一直没有显著的提高。随着存储器容量的增加，这种性能差距的影响日益显著，逐渐形成一堵不可逾越的墙，这就是常说的“存储墙”问题。

【引证文献】