基于Rocket处理器的标签缓存设计

发布时间：2020-08-05 12:00

【摘要】：随着计算机技术的发展,计算机的应用深入到各个领域,计算机的安全问题日益受到重视。标签内存架构在计算机安全领域有着重要的应用,然而标签内存架构导致了额外的且不可忽略的程序运行时间开销,阻碍了标签内存架构的实际应用。因此,如何降低标签内存架构导致的额外的程序运行时间开销是一个重要的课题。本文基于Rocket处理器设计了一种位于末级缓存和内存控制器之间的标签缓存,以减少标签内存架构的访存数量,从而降低程序在标签内存架构处理器上运行的时间开销。针对标签缓存的设计本文主要完成了以下工作:(1)本文首先从提高标签缓存命中率的角度出发,设计了压缩率分别为512:1和512:2的两种层次化压缩存储方式。然后结合缓存相关的设计方法策略,确定了标签缓存采用多路组相联映射策略、PLRU替换策略、写回策略以及串行的存储器访问策略,并设计了存储器结构。(2)根据以上方法策略,本文设计了512:1压缩率和512:2压缩率两种标签缓存的电路并进行了优化。电路主要包括:分流单元,操作产生单元,操作执行单元,写回单元等。优化策略主要包括:创建空的缓存行以减少不必要的访存;无效无用的缓存行以提高缓存空间利用率;使用标签计数器以减少对缓存的不必要访问;进行更新检查以减少不必要的写操作;并行化访问以提高标签缓存处理多任务的能力。(3)在处理并行写任务时,由于层次化压缩结构的存在,标签表之间的一致性成为标签缓存设计的关键问题。因此,本文设计了一种锁机制以强制写操作的顺序性,从而保证了标签表之间的一致性。实验部分,本文首先对所设计的标签缓存进行了基于虚拟验证平台的验证以及基于汇编和C语言的验证,确定了标签缓存的正确性。然后,对添加了不同压缩率标签缓存的处理器进行了基于程序运行时间的性能测试,测试结果显示,512:1压缩率相较于512:2压缩率更有优势;512:1压缩率的标签缓存使得标签内存架构处理器的性能相对于没有标签缓存的标签内存架构处理器平均提升20%以上,相对于非标签内存架构处理器损失在2%以下。最后,对采用512:1压缩率标签缓存的处理器进行了逻辑综合,结果显示,标签缓存几乎没有导致处理器的频率损失;但是每增加16KB的缓存容量,会导致约5%的面积损失,但是对一个缓存来说这是可以接受的。综上所述,本文设计的标签缓存以可以接受的面积代价,有效地降低了标签内存架构处理器的程序运行时间开销。
【学位授予单位】：西安电子科技大学
【学位级别】：硕士
【学位授予年份】：2019
【分类号】：TP332
【图文】：

单元,标签,内存,数据

器和操作产生单元，然后将两者的响应整合并返回给 L2 缓存。图 5.3 是分流单元对来自 L2 的读请求的处理过程。图5.3中io_inner_acquire_valid为高电平表示分流单元接收到了来自L2的请求，由于该请求没有携带数据，所以是读请求。分流单元接收到读请求的同时，图 5.3 中tc_req_valid 为高，即相关标签读请求被发向了操作产生单元。接着在图 4.2 的OuterACQ 状态，分流单元向内存发出了数据读请求，即图 5.3 中 io_outer_acquire_valid为高时。然后可以看到 io_outer_grant_valid 连续八次被拉高，表明内存将数据响应给分流单元。之后分流单元的状态机进入 InnerGNT 状态，即图 5.3 中 SplitTracker 组的state 值为 4。在 OpGenerateTracker 组的 state 值再次为 0 时，操作产生单元将标签值返回给了分流单元(由于内存是虚拟的

标签,响应数据,内存,地址

读请求的地址和内存响应数据

标签,数据,地址

第五章标签缓存的验证与分析到在io_inner_grant_valid为高的第二拍，数据和标签分别是64'h0000_0000_0000_0001和 2'h1，而其他都是 0。所以数据的传输是对的。我们已经知道标签响应的值是16'h0004。其第三位第四位确实是 2'h1，所以标签值的传输也是对的。图 5.3 中 io_inner_acquire_bits_addr_block 是 L2 发出的读请求的内存块地址，在其低位补 6 个 0 即得到该块的起始物理地址。仿真的内存基地址是 32'h4000_0000，内存大小是 2GB，通过式 3-3 的计算可以得到，原标签表的起始地址是 32'hbcb_8d0a，和图 5.3 中 tc_tt_addr 一至。所以标签缓存对标签地址的计算是正确的。

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