高密度闪存信道检测算法研究与ECC验证平台设计

发布时间：2020-08-06 06:21

【摘要】：在大数据云服务时代,急剧增长的海量信息对数据存储提出了新的挑战。多级闪存(MLC)存储技术利用不同电位的电荷使得闪存存储容量得到极大提升,但在闪存存储密度提高的同时,带来了一些新的干扰和噪声,降低了存储可靠性及寿命。先进的信号处理技术和纠错编码技术已成为进一步改善闪存存储可靠性的主要途径而成为目前研究的热点。高密度闪存信道下采用先进的信号处理技术能有效消除噪声对阈值电压的干扰,但现有的信道检测及噪声干扰消除算法很难获取准确的编程电压且会大大增加读时延,从而影响了存储系统总体性能。另外,LDPC码以其优异的纠错性能已逐步应用到高密度闪存装置,但现有的基于Verilog的验证平台在编译码器验证时不能高效的完成所有待测点的功能验证。本文以高密度NAND闪存信道信号处理为基础,主要对信道检测算法进行研究,并对LDPC编译码器进行基于VMM的验证。主要研究内容和成果如下:(1)深入研究分析了LDPC码设计构造算法以及置信度传播译码算法,在此基础上,在AWGN信道下对LDPC码译码性能进行了仿真验证。(2)对高密度NAND闪存信道模型及相邻单元干扰(CCI)机理进行了分析,根据干扰统计分布特性,提出了一种低时延信道检测算法,该算法能够有效消除因CCI干扰引起的阈值电压偏移,从而能大大改善信道检测性能。(3)针对信道检测时后补偿干扰消除算法难以获得相邻单元准确编程电压问题,本文结合相邻单元先验信息及译码后相邻单元后验信息,提出两种改进的信道检测算法。新提出的算法在保证优异信道检测性能的同时,能大大降低干扰消除算法的复杂度,从而获得低延时信道检测性能。(4)基于VMM搭建了LDPC编译码模块的验证平台,通过对Sata3.1闪存控制器中LDPC编译码模块各功能的验证分析,结果表明该验证平台能高效、便捷的实现编译码器待测功能点的综合验证,从而为LDPC编译码模块参数优化提供支撑。
【学位授予单位】：广东工业大学
【学位级别】：硕士
【学位授予年份】：2018
【分类号】：TP333
【图文】：

校验矩阵,LDPC码

没有得到足够的重视，也没有过多的学者对 Neal 两人才分别独立的发现并认识到该码的0 的个数远远大于 1 的个数，因此 LDPC 码相对来说，LDPC 码的构造应满足的条件如表 2- 1表 2- 1 LDPC 码校验矩阵满足条件Table 2-1 LDPC Code check Matrix satisfies the conditio满足条件每行包含个非 0 元素（表示行重每列包含个非 0 元素（表示列重检验矩阵中任两列非 0 元素位置相同的个数和远远小于码长 n(n 表示码长均相同，每列的均相同，则用（n, , ）表示用（n,k）表示这种非规则 LDPC 码。校验矩阵

性能比较图,译码算法,性能比较

图 2- 4 BP 译码算法与大数逻辑译码算法性能比较-4 Performance Comparison of BP Decoding Algorithm and MLGD Decoding Algorithm章小结章主要介绍了 LDPC 码编码算法、译码算法，由仿真结果可以看出 BP 算法上稍微优于最小和算法，大数逻辑算法性能上和 BP 和最小和算法有一定的但是 RSBI-MLGD 算法实现了复杂度和性能的一个均衡。在二元的基础上， LDPC 码的编译码算法进行了介绍。

闪存,存储结构,控制门,浮栅

图 3- 1 NAND 闪存设备的存储结构Fig.3-1 NAND flash memory device storage structureAND 闪存的存储结构的横切面即闪存的内部存储结构，如图 3- 2 rd-line）和位线（Bit-line）的交点处称为闪存的存储单元（cell），页或多页。D 闪存的存储单元是一个带浮栅的 CMOS 管，主要包括控制门级、级、氧化隔离层。如图 3- 3 所示，字线从控制门级引出，位线从引出。浮栅级将存储的电荷控制在氧化层之间，通过电荷量大小的存储数据。

【参考文献】