基于DM6446的数字多媒体播放系统的设计

发布时间：2020-08-11 23:54

【摘要】：伴随着数字技术的飞速发展,视频数字化的时代已经来临。数字技术正在使人们的视频体验、传输方式、交换方式发生着深刻的变化。数字视频的播放需要有专门的数字多媒体放映系统。传统的ASIC (专用集成电路)是针对特定的需求而设计的集成电路,往往限定了器件的用途及功能,面对不断变化的多媒体标准与应用,很难满足多功能、低成本、高灵活性的要求。但是,达芬奇(DaVinci)技术的出现和发展,使上述的一切发生了根本性地改变。以双核处理器TMS320DM6446为核心的数字视频开发平台,为我们提供了一个很好的硬件解决方案,基于DaVinci技术的软件框架结构,为视频的研发提供了高效的软件开发方法。文中首先介绍了高集成度数字视频处理芯片(TMS320DM6446)的结构特点,并结合实际应用中的需要,以处理器TMS320DM6446为核心,在借鉴北京达盛科技公司EL-DM6446达芬奇开发套件基础上,给出了数字多媒体播放器硬件系统的总体设计方案,同时对硬件系统的各个模块的功能进行了详细的阐述。主要包括：DDR2模块、Flash模块、ATA控制器模块、视频处理子系统、以太网媒质访问控制器模块以及UART控制器模块。双核处理器DM6446的ARM核运行Linux操作系统,为应用程序的开发提供了良好的系统调度；DSP核具有的高效处理速度,极大地增强了音视频的解码能力。因此,以DM6446为核心的数字视频硬件开发平台是我们实现数字多媒体视频播放系统的首选。本论文重点研究的是“基于DM6446的数字多媒体播放系统”的软件部分的开发工作,主要是为了解决数字电影终端放映设备的迫切需求问题,首先在以TMS320DM6446双核处理器为核心的硬件开发平台上,构建了嵌入式Linux操作系统,搭建了DaVinci软件开发环境,利用DaVinci高层Linux的支持、标准化的API以及产品化的底层驱动器,通过Codec Engine执行框架,完成了数字多媒体解码器的开发,实现对不同格式音视频文件(MPEG-2、MPEG-4、H.264、AAC、MP3、G.711)的解码,通过系统的模拟接口输出,在视频输出屏上在线显示,解码分辨率可以达到720×576。同时,为了保证数字视频的安全性,避免视频数据被非法窃取或恶意篡改,本文在达芬奇硬件开发平台上移植了AES-128高级对称加密算法,并以MPEG-2视频为例,通过分析其视频流结构以及帧间编码方式,研究了不同安全级别下的MPEG-2视频系统的加密方案,并从AES-128算法本身的结构特性以及TMS320DM6446双核处理器特点两方面,采用四种不同的优化策略对AES-128加密算法进行优化,使其满足实时性的要求。最后,在解码的同时,使用私有密钥对已加密的视频进行解密,保证了数字视频的无损实时播放。
【学位授予单位】：哈尔滨工程大学
【学位级别】：硕士
【学位授予年份】：2011
【分类号】：TN946;TP368.12
【图文】：

框图,功能结构,框图,音频

定时器0和1都是通用定时器，可以编程为64bit模式、双32bit无式或者双32bit链接模式。定时器2只能作看门狗定时器使用。包括10/looMbPs以太网(EMAC)，支持IEEE802.3标准协议，具有媒体独立(Mll)。包括音频串口，支持AC97、115音频模式及AIC12标准语音编解码接口。包括带有2个片选的高速同步串行输入/输出端口(SPI)，允许具有可编程长度bit)的串行位流;主从模式的内部集成电路(IZC总线)。0)具有A卫叼八J八卫I主机控制器模块(DE控制器)，可以用来访问大多数数据存音频器件。1)具有71个复用GpIO及3个pWM(脉冲宽度调制)输出。2)芯片为361脚BGA封装，引脚间距为o.smm，o.ogum、6级eMOsl艺。3)具有3.3V、1.8V、1.2V的内部电压。MS320DM6446处理器的功能结构框图如图2.1所示:

结构框图,结构框图,子系统

DDRZSDRAM可以用来缓冲视频输入图形数据，作为OSD的缓冲器，存储ARM和DSP代码;通过户a人接口，外接大容量的硬盘，存储系统的文件系统及大量的音视频文件。2.2ARM子系统ARM子系统采用ARMv5TEJ(32/16bit)指令集的ARM926EJ一S内核CPU，是采用管道化流水线的32bitRISC处理器，工作频率高达297MHz，同时配备Thumb扩展。ARM926EJ一S采用小端对齐模式，它能够处理32bit或16bit的指令和sbit、16bit、32bit的数据，且通过使用协处理器CP15和保护模块使体系结构得到增强，并提供数据和程序内存管理单元(MMu)[sJ。MMu具有两个64项的转换旁路缓存器(TLB)，用于指令数据流，每项均可映射存储器的段、大页、小页。为了保证内核周期的存取指令和数据，提供独立的16kB指令Caehe和skB数据Caehe，指令和数据Caehe均通过VIVT四路连接。另外还有一个写缓冲用来提升内核性能，其缓冲数据容量高达17kB。ARM子系统结构框图如图2.2所示。

结构框图,结构框图,子系统,空间

+内部存储空间采用二级缓存(Cache)结构，一级Cache空间分为独立的程序P)和数据空间(LID)。它们又可以设置为普通存储空间(LlSRAM)和高速he)空间。二级Cache空间同样可以设置为普通存储空间(LZSRAM)和高间。RAM和高速缓存的设置及各内部存储空间之间的通信由下列控制器控制:序存储器控制器(progamMemoryeontroller，PMe);数据存储器控制器(DataMemoryController，DMe);通用存储器控制器(unifiedMemoryeontroller，uMe);外部存储器控制器(ExtemalMemoryeontroller，EMe)。+TM存储空间结构如图2.4所示。

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