高性能Memory BIST设计实例

发布时间：2020-08-18 21:52

【摘要】： 随着SoC设计向存储器比例大于逻辑部分比例的方向发展,高质量的存储器测试策略显得尤为重要。存储器内置自测试(BIST)技术以合理的面积开销来对单个嵌入式存储器进行彻底的测试,可提高产品质量及合格率,因此正成为测试嵌入式存储器的标准技术。然而,随着存储器性能的提升,对全速测试(at-speed test)BIST电路的设计提出了越来越高的要求。本文提出了一种基于有限状态机FSM(Finite State Machine)的BIST优化方案。优化后的电路无论在速度和面积开销上都比传统的设计结构获得了显著的性能提升。
【学位授予单位】：上海交通大学
【学位级别】：硕士
【学位授予年份】：2007
【分类号】：TP333
【图文】：

图 1：SoC 中存储器的使用情况进技术提供了广泛的工艺选择，满足了在同一设计上具有不多种应用(设计)的需要。对于需要存储器测试和修复方案的同冗余配置的设计，这些挑战增强了对良品率管理的需求。存储器测试的挑战凑的结构特征使其更容易受到各类缺陷的影响。存储器阵列模拟的，来自存储器件的弱信号被放大到适当的驱动强度，输只涉及到很少的电荷。所有这些设计特点都使存储器阵列制造缺陷的影响。而紧密的存储器阵列封装造成了这样一种态在存在缺陷的情况下可能会发生误操作，因此某些缺陷可下才会暴露。[5]

MemoryFIST的应用结构

图 4 用于嵌入式存储器的 BIST 电路构常采用一种或多种算法为测试存储器一种或多种缺包括测试向量产生电路、BIST 控制电路、响应分析向量产生电路BIST控制电路响应分析器MUX存储器系统Ctrl失败存储器内置自测试MBIST系统

【共引文献】

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1 蔡冬玲;基于遗传—折叠计数的低功耗确定BIST研究[D];哈尔滨工程大学;2009年

本文编号：2796763